3D存储器桥接结构的关键尺寸的监测方法技术

本发明专利技术公开了一种3D存储器桥接结构的关键尺寸的监测方法。该监测方法包括：在衬底上形成叠层结构和以平面图案分布的多个测量结构；以及采用多次刻蚀步骤，在所述叠层结构中形成第一台阶结构、第二台阶结构，以及连接所述第一台阶结构和所述第二台阶结构的桥接结构；其中，在所述多个刻蚀步骤中，采用所述多个测量结构分别测量所述桥接结构的线宽变化。该监测方法采用平面图案的测量结构测量和表征桥接结构的关键尺寸并通过改进工艺参数对其关键尺寸进行优化，从而提高半导体器件的良率和可靠性。和可靠性。和可靠性。

【技术实现步骤摘要】
3D存储器桥接结构的关键尺寸的监测方法


[0001]本专利技术涉及半导体制造
，更具体地，涉及一种3D存储器桥接结构的关键尺寸的监测方法。

技术介绍

[0002]存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
[0003]在3D存储器件中，采用水平延伸的桥接结构连接互相隔离的第一台阶结构和第二台阶结构，以减少台阶结构中接触孔数量，其中接触孔用于将3D存储器中的有源区或多个层面的牺牲层连接至3D存储器的上部表面。随着3D存储器特征尺寸的进一步缩小和工艺的限制，桥接结构的关键尺寸(CD，Critical Dimension)难以准确测量，无法根据测量数据改进工艺以调整桥接结构的关键尺寸，导致3D存储器的可靠性和良率变差
[0004]期待进一步改进3D存储器桥接结构的关键尺寸的监测方法，从而准确测量桥接结构的关键尺寸并通过改进工艺参数对其关键尺寸进行优化，以提高3D存储器件的可靠性和良率。

技术实现思路

[0005]鉴于上述问题，本专利技术的目的在于提供一种3D存储器桥接结构的关键尺寸的监测方法，其中形成包括多层桥接单元的桥接结构，同时形成平面图案的测量结构，采用测量结构测量桥接结构的关键尺寸，进一步改进工艺以调整桥接结构的关键尺寸，从而提高半导体器件的良率和可靠性。
[0006]根据本专利技术的实施例，提供一种3D存储器桥接结构的关键尺寸的监测方法，所述监测方法包括：在衬底上形成叠层结构和以平面图案分布的多个测量结构；以及采用多次刻蚀步骤，在所述叠层结构中形成第一台阶结构、第二台阶结构，以及连接所述第一台阶结构和所述第二台阶结构的桥接结构；其中，在所述多个刻蚀步骤中，采用所述多个测量结构分别测量所述桥接结构的线宽变化。
[0007]可选地，在所述多次刻蚀步骤中，多次刻蚀所述叠层结构以形成包括多个桥接单元的所述桥接结构。
[0008]可选地，所述采用所述多个测量结构分别测量所述桥接结构的线宽变化包括：在所述多个测量结构中的相应一个上形成与所述桥接单元线宽成预定比例的光刻胶掩模，并对所述多个测量结构中的相应一个进行刻蚀，以形成表征所述桥接单元关键尺寸的伪桥接单元。
[0009]可选地，所述预定比例为1：1。
[0010]可选地，所述3D存储器桥接结构的关键尺寸的监测方法还包括：在所述多次刻蚀
步骤之前，采用第一阻挡层遮挡所述多个测量结构中的一组测量结构；以及在所述多次刻蚀步骤的每次刻蚀步骤前，去除所述一组测量结构中的相应一个的第一阻挡层。
[0011]可选地，所述3D存储器桥接结构的关键尺寸的监测方法还包括：在所述多次刻蚀步骤前，采用第一阻挡层遮挡所述多个测量结构中一组测量结构的非选择测量结构；以及在所述多次刻蚀步骤的除第一次刻蚀的每次刻蚀步骤前，去除所述一组测量结构中的相应一个的第一阻挡层。
[0012]可选地，所述在衬底上形成叠层结构和以平面图案分布的多个测量结构包括：采用与所述叠层结构相同的材料形成以平面图案分布的所述多个测量结构。
[0013]可选地，所述桥接结构与所述多个测量结构在垂直于所述衬底方向上的高度相同。
[0014]可选地，所述在衬底上形成叠层结构和以平面图案分布的多个测量结构包括：在所述衬底的存储区形成所述叠层结构。
[0015]可选地，所述在衬底上形成叠层结构和以平面图案分布的多个测量结构包括：在所述衬底的切割道上形成以平面图案分布的所述多个测量结构。
[0016]在上述实施例中，在衬底的不同区域分别形成包括多层桥接单元的桥接结构和平面图案的测量结构。采用测量结构形成的伪桥接单元的线宽表征桥接结构的相应桥接单元的线宽。采用测量结构监控桥接结构的线宽，并根据测得的线宽改进工艺以调整桥接结构的关键尺寸，从而提高半导体器件的良率和可靠性。
[0017]可选地，测量结构与形成桥接结构的叠层结构材料、构造相同，以保证在相同的刻蚀工艺下，因材料、构造造成的线宽误差更小，伪桥接单元的线宽能够更好地表征桥接单元的关键尺寸。
附图说明
[0018]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0019]图1示出3D存储器的部分结构示意图。
[0020]图2a至2c示出不同桥接单元的桥接结构截面图。
[0021]图3示出本专利技术实施例的关键尺寸的监测方法流程图。
[0022]图4示出本专利技术另一实施例的关键尺寸的监测方法流程图。
[0023]图5a至5e示出根据本专利技术实施例的关键尺寸的监测方法不同阶段的截面图。
具体实施方式
[0024]以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0025]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0026]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”的表述方式。
[0027]在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。
[0028]图1示出3D存储器的部分结构示意图。3D存储器的叠层结构200包括在衬底(图1中未示出)上交替堆叠的多个层面的牺牲层201a和多个层面的层间绝缘层201b。3D存储器包括第一台阶结构231、第二台阶结构232以及桥接结构210，在Y方向上，台阶结构与桥接结构210之间例如存在开口220。
[0029]在本申请中，衬底例如选自半导体衬底。在半导体衬底中例如形成有晶体管的掺杂区。
[0030]桥接结构210用于连接互相断开的第一台阶结构231和第二台阶结构232，桥接结构210的牺牲层201a与第一台阶结构231和第二台阶结构232的牺牲层201a连接，在后续工艺中牺牲层201a被替换为栅极导体，则桥接结构210能够为第一台阶结构231和第二台阶结构232提供电连接路径。在形成桥接结构210的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D存储器桥接结构的关键尺寸的监测方法，所述监测方法包括：在衬底上形成叠层结构和以平面图案分布的多个测量结构；以及采用多次刻蚀步骤，在所述叠层结构中形成第一台阶结构、第二台阶结构，以及连接所述第一台阶结构和所述第二台阶结构的桥接结构；其中，在所述多次刻蚀步骤中，采用所述多个测量结构分别测量所述桥接结构的线宽变化。2.根据权利要求1所述的3D存储器桥接结构的关键尺寸的监测方法，在所述多次刻蚀步骤中，多次刻蚀所述叠层结构以形成包括多个桥接单元的所述桥接结构。3.根据权利要求2所述的3D存储器桥接结构的关键尺寸的监测方法，所述采用所述多个测量结构分别测量所述桥接结构的线宽变化包括：在所述多个测量结构中的相应一个上形成与所述桥接单元线宽成预定比例的光刻胶掩模，并对所述多个测量结构中的相应一个进行刻蚀，以形成表征所述桥接单元关键尺寸的伪桥接单元。4.根据权利要求3所述3D存储器桥接结构的关键尺寸的监测方法，所述预定比例为1：1。5.根据权利要求1所述的3D存储器桥接结构的关键尺寸的监测方法，还包括：在所述多次刻蚀步骤之前，采用第一阻挡层遮挡所述多个测量结构中的一组测量结构；以及在所述多次刻蚀步...

【专利技术属性】
技术研发人员：方超，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：