一种半导体集成电路器件及其制造方法技术

本申请公开了一种半导体集成电路器件机器制造方法，在该半导体集成电路器件中，阻变式存储器单元中的一个电极直接与金属层连接，减免了使用其他金属材料(例如，钨)对连接插塞进行填充并进行抛光的步骤。如此，既减少了制造工序，也相应减少了因抛光而产生的不同程度的凹陷，从而提高了阻变式存储器阻变性能的均匀性，使半导体集成电路器件的品质更高。此外，由于本申请实施例巧妙地利用原有连接插塞所在的沟槽形成沟槽结构的阻变层，使得整个阻变式存储单元嵌入到原有连接插塞所在的沟槽中，从而使单个阻变式存储单元的结构更为紧凑，各阻变式存储单元之间的间隙更小，进而能更好地满足微缩化和高密度的需求。满足微缩化和高密度的需求。满足微缩化和高密度的需求。

【技术实现步骤摘要】
一种半导体集成电路器件及其制造方法


[0001]本申请涉及半导体器件领域，尤其涉及一种阻变式存储器(RRAM)及其制造方法。

技术介绍

[0002]近些年来，由于阻变式存储器具有速度快、可靠性高、非挥发、高密度和可用于多值存储等能较好地满足现在新兴应用领域需求的特性，越来越受关注，也成为半导体领域的一个研究热点。
[0003]特别是，为了进一步提高阻变式存储器的空间利用率以满足日益增长的微缩化需求，阻变式存储器普遍采用堆叠结构。在这种情况下，往往需要在上下相邻的阻变式存储器之间进行连接。
[0004]目前，通常采用柱状结构的连接插塞(Via)在上下金属层之间进行连接，而连接插塞通常由金属材料，例如，金属钨(W)沉积而成，相应地，设置有连接插塞(Via)的这层结构也被称为金属互联层(Contact)。
[0005]本申请的专利技术人发现当填充连接插塞的颗粒度较大时，在使用化学机械抛光工艺(Chemical Mechanical Polishing，CMP)抛光之后，会形成不同程度的凹陷，从而影响到阻变式存储器阻变性能(特别是Forming/Set/Reset操作条件)的均匀性。
[0006]因此，如何避免在金属互连层形成不同程度凹陷，进一步提高阻变式存储器阻变性能的均匀性就成为亟需解决的一个技术问题。

技术实现思路

[0007]针对上述技术问题，本专利技术人创造性地提供了一种半导体集成电路器件及其制备方法。
[0008]根据本申请实施例的第一方面，提供一种半导体集成电路器件，该半导体集成电路器件包括：第一金属层；阻变式存储器单元，阻变式存储器单元包括阻变层、第一电极和第二电极，其中，阻变层为沟槽结构，第一电极和第二电极分别位于沟槽结构的上下两侧且相对，第一电极与第一金属层直接连接。
[0009]可选地，第一电极的材料包括钛、钽、氮化钛和氮化钽中的至少一种。
[0010]可选地，第二电极的长度小于第一电极的长度。
[0011]可选地，阻变式存储器单元还包括：抓氧层，位于阻变层与第二电极之间。
[0012]根据本申请实施例的第二方面，提供一种半导体集成电路器件的制造方法，该方法包括：获取带有第一金属层的衬底；在第一金属层上方沉积电介质材料形成电介质层；在电介质层上进行刻槽形成第一槽洞；在第一槽洞内沉积第一电极材料，使第一电极材料与第一金属层直接连接；对第一电极材料进行刻蚀，使第一电极材料低于第一槽洞的顶部形成第一电极，并在第一电极上方形成第二槽洞；在第二槽洞内沉积阻变层材料形成沟槽结构的阻变层；在阻变层之上沉积第二电极材料形成第二电极，使第二电极与第一电极相对。
[0013]可选地，在第一槽洞内沉积第一电极材料，包括：使用化学气相沉积工艺或原子沉
积工艺在第一槽洞内沉积第一电极材料。
[0014]可选地，在阻变层之上沉积第二电极材料形成第二电极之前，该方法还包括：在阻变层之上沉积抓氧层材料形成抓氧层；相应地，在阻变层之上沉积第二电极材料形成第二电极，包括：在抓氧层之上沉积第二电极材料形成第二电极。
[0015]可选地，在阻变层之上沉积第二电极材料形成第二电极，包括：在阻变层之上沉积第二电极材料；移除电介质层之上的结构以形成第二电极，并使阻变式存储器单元与电介质层齐平。
[0016]可选地，在阻变层之上沉积第二电极材料，包括：使用化学气相沉积工艺或原子沉积工艺，在阻变层之上沉积第二电极材料。
[0017]可选地，移除电介质层之上的结构，包括：使用化学机械抛光工艺移除电介质层之上的结构。
[0018]本申请实施例提供一种半导体集成电路器件机器制造方法，在该半导体集成电路器件中，阻变式存储器单元中的一个电极直接与金属层连接，减免了使用其他金属材料(例如，钨)对连接插塞进行填充并进行抛光的步骤。
[0019]如此，既减少了制造工序，也相应减少了因抛光而产生的不同程度的凹陷，从而提高了阻变式存储器阻变性能的均匀性，使半导体集成电路器件的品质更高。
[0020]此外，由于本申请实施例巧妙地利用原有连接插塞所在的沟槽形成沟槽结构的阻变层，使得整个阻变式存储单元嵌入到原有连接插塞所在的沟槽中，从而使单个阻变式存储单元的结构更为紧凑，各阻变式存储单元之间的间隙更小，进而能更好地满足微缩化和高密度的需求。
[0021]需要理解的是，本申请实施例的实施并不需要实现上面的全部有益效果，而是特定的技术方案可以实现特定的技术效果，并且本申请实施例的其他实施方式还能够实现上面未提到的有益效果。
附图说明
[0022]通过参考附图并阅读下文的详细描述，可使得本申请实施例的上述目的、特征和优点变得更易于理解。在附图中，将以示例性而非限制性的方式示出了本申请的若干实施方式，其中：
[0023]在附图中，相同或对应的标号表示相同或对应的部分。
[0024]图1示出了现有技术一阻变式存储器的堆叠结构示意图；
[0025]图2示出了图1所示的阻变式存储器中连接插塞连接某一阻变式存储单元和金属层的结构剖面示意图；
[0026]图3示出了本申请半导体集成电路器件一实施例的结构剖面示意图；
[0027]图4示出了本申请半导体集成电路器件一实施例制造过程示意图；
[0028]图5示出了本申请半导体集成电路器件一实施例制造过程中某一阶段的结构剖面示意图；
[0029]图6示出了本申请半导体集成电路器件一实施例制造过程中某一阶段的结构剖面示意图；
[0030]图7示出了本申请半导体集成电路器件一实施例制造过程中某一阶段的结构剖面
示意图；
[0031]图8示出了本申请半导体集成电路器件一实施例制造过程中某一阶段的结构剖面示意图；
[0032]图9示出了本申请半导体集成电路器件一实施例制造过程中某一阶段的结构剖面示意图；
[0033]图10示出了本申请半导体集成电路器件一实施例制造过程中某一阶段的结构剖面示意图；
[0034]图11示出了本申请半导体集成电路器件一实施例制造过程中某一阶段的结构剖面示意图。
具体实施方式
[0035]为使本申请的目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0036]在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成电路器件，其特征在于，所述半导体集成电路器件包括：第一金属层；阻变式存储器单元，所述阻变式存储器单元包括阻变层、第一电极和第二电极，其中，所述阻变层为沟槽结构，所述第一电极和所述第二电极分别位于所述沟槽结构的上下两侧且相对，所述第一电极与所述第一金属层直接连接。2.根据权利要求1所述的半导体集成电路器件，其特征在于，所述第一电极的材料包括钛、钽、氮化钛和氮化钽中的至少一种。3.根据权利要求1所述的半导体集成电路器件，其特征在于，所述第二电极的长度小于所述第一电极的长度。4.根据权利要求1所述的半导体集成电路器件，其特征在于，所述阻变式存储器单元还包括：抓氧层，位于所述阻变层与所述第二电极之间。5.一种半导体集成电路器件的制造方法，其特征在于，所述方法包括：获取带有第一金属层的衬底；在所述第一金属层上方沉积电介质材料形成电介质层；在所述电介质层上进行刻槽形成第一槽洞；在所述第一槽洞内沉积第一电极材料，使所述第一电极材料与所述第一金属层直接连接；对所述第一电极材料进行刻蚀，使所述第一电极材料低于所述第一槽洞的顶部形成第一电极，并在所述第一电极上方形成第二槽洞；在所述第二槽洞内沉积阻变层材料形成沟槽结...

【专利技术属性】
技术研发人员：邱泰玮，单利军，沈鼎瀛，
申请(专利权)人：厦门半导体工业技术研发有限公司，
类型：发明
国别省市：