用于超高速时域交织ADC的快速收敛时钟偏差校准方法技术

本发明专利技术涉及一种时钟偏差校准装置、方法及超高速时域交织模数转换器，该时钟偏差校准装置包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，探测器的第一输入端输入子模数转换器对应的子通道采样信号，第二输入端与采样电容的一端连接，N个探测器的输出端均与校准控制器的输入端连接，校准控制器的输出端与延迟线的第一输入端连接且校准控制器的输出端输出校准控制逻辑，延迟线的第二输入端与时钟分频器的输出端连接，N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟。该时钟偏差校准装置对输入信号无特定要求，控制逻辑简单，收敛速度快，可以达到以较小的代价快速校准时钟偏差的目的。的。的。

【技术实现步骤摘要】
用于超高速时域交织ADC的快速收敛时钟偏差校准方法


[0001]本专利技术属于模数转换器领域，具体涉及一种时钟偏差校准装置、方法及超高速时域交织模数转换器。

技术介绍

[0002]时域交织ADC(analog to digital converter，模数转换器)可以在保持单通道子ADC的分辨率的同时，成倍的提高系统的采样率，因而是高速ADC的必选架构。此外，时域交织ADC还可以发挥子通道ADC能效比的优势，因此，时域交织ADC广泛的应用于仪器仪表、无线通信和超高速接口等领域，例如，软件无线电系统，其所需要的ADC的带宽大于2G、分辨率大于12位。
[0003]但时域交织ADC极易受到通道间失配的影响，比如时钟偏差，随着输入信号频率的提高，性能恶化严重，因此采用较小的代价来快速校准时钟偏差尤为必要。

技术实现思路

[0004]为了解决现有技术中存在的上述问题，本专利技术提供了一种时钟偏差校准装置、方法及超高速时域交织模数转换器。本专利技术要解决的技术问题通过以下技术方案实现：
[0005]本专利技术实施例提供了一种用于超高速时域交织模数转换器的时钟偏差校准装置，包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，
[0006]每个所述探测器的第一输入端输入每个子模数转换器对应的子通道采样信号，每个所述探测器的第二输入端与所述采样电容的一端连接以输入参考通道采样信号，所述N个探测器的输出端均与所述校准控制器的输入端连接，所述校准控制器的输出端与每个所述延迟线的第一输入端均连接且所述校准控制器的输出端输出校准控制逻辑，每个所述延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，所述N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟。
[0007]在本专利技术的一个实施例中，所述探测器包括：双输入比较器、异或门、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第一反相器、第二反相器、第三反相器、第四反相器、延迟单元和编码器，其中，
[0008]所述双输入比较器的第一输入端输入所述子通道采样信号，所述双输入比较器的第二输入端输入所述参考通道采样信号，所述双输入比较器的第三输入端输入比较器时钟，所述双输入比较器的第一输出端与所述异或门的第一输入端连接，所述双输入比较器的第二输出端与所述异或门的第二输入端连接；所述异或门的输出端与所述第一D触发器的输入端、所述第二D触发器的输入端、所述第三D触发器的输入端、所述第四D触发器的输入端连接；所述延迟单元的输入端输入所述比较器时钟，所述延迟单元的第一输出端与所述第一D触发器的时钟端连接，所述延迟单元的第二输出端与所述第二D触发器的时钟端连接，所述延迟单元的第三输出端与所述第三D触发器的时钟端连接，所述延迟单元的第四输出端与所述第四D触发器的时钟端连接；所述第一D触发器的输出端连接所述第一反相器的
输入端，所述第二D触发器的输出端连接所述第二反相器的输入端，所述第三D触发器的输出端连接所述第三反相器的输入端，所述第四D触发器的输出端连接所述第四反相器的输入端，所述第一反相器的输出端、所述第二反相器的输出端、所述第三反相器的输出端、所述第四反相器的输出端均连接至所述编码器的输入端，所述编码器的输出端输出二进制信号。
[0009]在本专利技术的一个实施例中，所述延迟线包括粗延迟模块与细延迟模块，其中，
[0010]所述粗延迟模块的输入端与所述校准控制器的输出端连接且输入所述外部时钟信号，所述粗延迟模块的输出端连接所述细延迟模块的输入端，且所述细延迟模块的输入端与所述校准控制器的输出端连接，所述细延迟模块的输出端输出带有延迟量的采样时钟信号。
[0011]在本专利技术的一个实施例中，所述粗延迟模块包括第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，其中，
[0012]所述第五反相器、所述第六反相器、所述第七反相器、所述第八反相器依次连接，所述第九反相器、所述第十反相器、所述第十一反相器、所述第十二反相器依次连接，所述第五反相器的第一输入端输入所述外部时钟信号的同相信号，所述第九反相器的第一输入端输入所述外部时钟信号的反相信号，所述第五反相器的第二输入端、所述第八反相器的第二输入端、所述第九反相器的第二输入端、所述第十二反相器的第二输入端均连接电源端，所述第五反相器的第三输入端连接所述第一NMOS管的漏极，所述第八反相器的第三输入端连接所述第二NMOS管的漏极，所述第九反相器的第三输入端连接所述第三NMOS管的漏极，所述第十二反相器的第三输入端连接所述第四NMOS管的漏极，所述第一NMOS管的源极、所述第二NMOS管的源极、所述第三NMOS管的源极、所述第四NMOS管的源极均连接接地端，所述第一NMOS管的栅极、所述第二NMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的栅极均输入所述校准控制逻辑中的模拟延迟控制信号，所述第十三反相器的输入端与所述第十四反相器的输出端、所述第六反相器的输出端连接，所述第十三反相器的输出端与所述第十四反相器的输入端、所述第十反相器的输出端连接。
[0013]在本专利技术的一个实施例中，所述细延迟模块包括第十五反相器、第十六反相器、第十七反相器、第十八反相器、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一NMOS电容、第二NMOS电容、第三NMOS电容、第四NMOS电容、第五NMOS电容和第六NMOS电容，其中，
[0014]所述第十五反相器的输入端连接所述第八反相器的输出端，所述第十五反相器的输出端与所述第十六反相器的输入端、所述第五NMOS管的漏极、所述第六NMOS管的漏极、第七NMOS管的漏极连接，所述第十六反相器的输出端输出所述采样时钟的同相信号，所述第五NMOS管的源极连接所述第一NMOS电容的一端，所述第六NMOS管的源极连接所述第二NMOS电容的一端，所述第七NMOS管的源极连接所述第三NMOS电容的一端，所述第五NMOS管的栅极输入第一数字控制信号，所述第六NMOS管的栅极输入第二数字控制信号，所述第七NMOS管的栅极输入第三数字控制信号，所述第一NMOS电容的另一端、所述第二NMOS电容的另一端、所述第三NMOS电容的另一端均连接接地端；
[0015]所述第十七反相器的输入端连接所述第十二反相器的输出端，所述第十七反相器
的输出端与所述第十八反相器的输入端、所述第八NMOS管的漏极、所述第九NMOS管的漏极、第十NMOS管的漏极连接，所述第十八反相器的输出端输出所述采样时钟的反相信号，所述第八NMOS管的源极连接所述第四NMOS电容的一端，所述第九NMOS管的源极连接所述第五NMOS电容的一端，所述第十NMOS管的源极连接所述第六NMOS电容的一端，所述第八NMOS管的栅极输入第一数字控制信号，所述第九NMOS管的栅极输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，每个所述探测器的第一输入端输入每个子模数转换器对应的子通道采样信号，每个所述探测器的第二输入端与所述采样电容的一端连接以输入参考通道采样信号，所述N个探测器的输出端均与所述校准控制器的输入端连接，所述校准控制器的输出端与每个所述延迟线的第一输入端均连接且所述校准控制器的输出端输出校准控制逻辑，每个所述延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，所述N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟。2.根据权利要求1所述的用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，所述探测器包括：双输入比较器(CMP)、异或门(XOR)、第一D触发器(D1)、第二D触发器(D2)、第三D触发器(D3)、第四D触发器(D4)、第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、延迟单元(Delay)和编码器(ENCODER)，其中，所述双输入比较器(CMP)的第一输入端输入所述子通道采样信号，所述双输入比较器(CMP)的第二输入端输入所述参考通道采样信号，所述双输入比较器(CMP)的第三输入端输入比较器时钟，所述双输入比较器(CMP)的第一输出端与所述异或门(XOR)的第一输入端连接，所述双输入比较器(CMP)的第二输出端与所述异或门(XOR)的第二输入端连接；所述异或门(XOR)的输出端与所述第一D触发器(D1)的输入端、所述第二D触发器(D2)的输入端、所述第三D触发器(D3)的输入端、所述第四D触发器(D4)的输入端连接；所述延迟单元(Delay)的输入端输入所述比较器时钟，所述延迟单元(Delay)的第一输出端与所述第一D触发器(D1)的时钟端连接，所述延迟单元(Delay)的第二输出端与所述第二D触发器(D2)的时钟端连接，所述延迟单元(Delay)的第三输出端与所述第三D触发器(D3)的时钟端连接，所述延迟单元(Delay)的第四输出端与所述第四D触发器(D4)的时钟端连接；所述第一D触发器(D1)的输出端连接所述第一反相器(INV1)的输入端，所述第二D触发器(D2)的输出端连接所述第二反相器(INV2)的输入端，所述第三D触发器(D3)的输出端连接所述第三反相器(INV3)的输入端，所述第四D触发器(D4)的输出端连接所述第四反相器(INV4)的输入端，所述第一反相器(INV1)的输出端、所述第二反相器(INV2)的输出端、所述第三反相器(INV3)的输出端、所述第四反相器(INV4)的输出端均连接至所述编码器(ENCODER)的输入端，所述编码器(ENCODER)的输出端输出二进制信号。3.根据权利要求1所述的用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，所述延迟线包括粗延迟模块与细延迟模块，其中，所述粗延迟模块的输入端与所述校准控制器的输出端连接且输入所述外部时钟信号，所述粗延迟模块的输出端连接所述细延迟模块的输入端，且所述细延迟模块的输入端与所述校准控制器的输出端连接，所述细延迟模块的输出端输出带有延迟量的采样时钟信号。4.根据权利要求3所述的用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，所述粗延迟模块包括第五反相器(INV5)、第六反相器(INV6)、第七反相器(INV7)、第八反相器(INV8)、第九反相器(INV9)、第十反相器(INV10)、第十一反相器(INV11)、第十二反相器(INV12)、第十三反相器(INV13)、第十四反相器(INV14)、第一NMOS管(NMOS1)、第二NMOS管(NMOS2)、第三NMOS管(NMOS3)和第四NMOS管(NMOS4)，其中，所述第五反相器(INV5)、所述第六反相器(INV6)、所述第七反相器(INV7)、所述第八反
相器(INV8)依次连接，所述第九反相器(INV9)、所述第十反相器(INV10)、所述第十一反相器(INV11)、所述第十二反相器(INV12)依次连接，所述第五反相器(INV5)的第一输入端输入所述外部时钟信号的同相信号(CKIP)，所述第九反相器(INV9)的第一输入端输入所述外部时钟信号的反相信号(CKIN)，所述第五反相器(INV5)的第二输入端、所述第八反相器(INV8)的第二输入端、所述第九反相器(INV9)的第二输入端、所述第十二反相器(INV12)的第二输入端均连接电源端，所述第五反相器(INV5)的第三输入端连接所述第一NMOS管(NMOS1)的漏极，所述第八反相器(INV8)的第三输入端连接所述第二NMOS管(NMOS2)的漏极，所述第九反相器(INV9)的第三输入端连接所述第三NMOS管(NMOS3)的漏极，所述第十二反相器(INV12)的第三输入端连接所述第四NMOS管(NMOS4)的漏极，所述第一NMOS管(NMOS1)的源极、所述第二NMOS管(NMOS2)的源极、所述第三NMOS管(NMOS3)的源极、所述第四NMOS管(NMOS4)的源极均连接接地端，所述第一NMOS管(NMOS1)的栅极、所述第二NMOS管(NMOS2)的栅极、所述第三NMOS管(NMOS3)的栅极、所述第四NMOS管(NMOS4)的栅极均输入所述校准控制逻辑中的模拟延迟控制信号(VCON)，所述第十三反相器(INV13)的输入端与所述第十四反相器(INV14)的输出端、所述第六反相器(INV6)的输出端连接，所述第十三反相器(INV13)的输出端与所述第十四反相器(INV14)的输入端、所述第十反相器(INV10)的输出端连接。5.根据权利要求4所述的用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，所述细延迟模块包括第十五反相器(INV15)、第十六反相器(INV16)、第十七反相器(INV17)、第十八反相器(INV18)、第五NMOS管(NMOS5)、第六NMOS管(NMOS6)、第七NMOS管(NMOS7)、第八NMOS管(NMOS8)、第九NMOS管(NMOS9)、第十NMOS管(NMOS10)、第一NMOS电容(C1)、第二NMOS电容(C2)、第三NMOS电容(C3...

【专利技术属性】
技术研发人员：朱樟明，赵磊，李登全，刘马良，刘术彬，丁瑞雪，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：