模拟存算一体多比特精度实现结构制造技术

本发明专利技术提供一种模拟存算一体多比特精度实现结构，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构，通过采用上述技术方案，实现模拟存算一体多比特精度的方案，避免复杂度和开销指数上升。复杂度和开销指数上升。复杂度和开销指数上升。

【技术实现步骤摘要】
模拟存算一体多比特精度实现结构


[0001]本专利技术涉及半导体集成电路
，尤其涉及一种模拟存算一体多比特精度实现结构。

技术介绍

[0002]近年来，为了解决传统冯诺依曼计算体系结构瓶颈，存算一体架构得到广泛关注，存算一体的基本思想是直接利用存储器进行逻辑计算，减少存储器与处理器之间的数据传输量以及传输距离，降低功耗的同时提高性能。
[0003]目前，模拟存算一体面临的一大问题就是实现较高精度较为困难，其主要原因是数模模数转换电路以及权值等多比特的时间随着精度位宽的提升，其开销和设计复杂度也是指数型上升。

技术实现思路

[0004]针对现有技术中的问题，本专利技术提供一种模拟存算一体多比特精度实现结构，能够至少部分地解决现有技术中存在的问题。
[0005]为了实现上述目的，本专利技术采用如下技术方案：
[0006]一种模拟存算一体多比特精度实现结构，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；
[0007]所述输入转换模块用于将数字输入信号转换为模拟信号；所述存算一体单元阵列接收所述模拟信号并进行对应运算；所述输出转换模块接收所述存算一体单元阵列输出的运算结果并将所述运算结果转换为数字输出信号；
[0008]所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；
[0009]其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构。
[0010]进一步地，多比特架构的存算一体单元阵列包括：第一存算一体单元以及第二存算一体单元，所述第一存算一体单元的输出量是所述第二存算一体单元的输出量的2
n
。
[0011]进一步地，多比特架构的输入转换单元包括：数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少一种。
[0012]进一步地，多比特架构的输入转换单元包括数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少两种。
[0013]进一步地，所述脉冲个数调制器为计数器或脉冲截断电路。
[0014]进一步地，多比特架构的输出转换单元采用积分计数型电路、ADC中的至少一者。
[0015]进一步地，所述ADC为flashADC或sar ADC。
[0016]进一步地，所述输出转换单元的分辨范围以及最小分辨区间分时可调，调控步长
是2
n
倍。
[0017]进一步地，多比特架构的输出转换单元包括：第一输出转换子单元以及第二输出转换子单元，所述第一输出转换子单元以及所述第二输出转换子单元分别连接一列存算一体单元；
[0018]所述第一输出转换子单元的分辨范围是所述第二输出转换子单元的分辨范围的2
n
；所述第一输出转换子单元的最小分辨区间是所述第二输出转换子单元的最小分辨区间的2
n
。
[0019]本专利技术提供的模拟存算一体多比特精度实现结构，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；所述输入转换模块用于将数字输入信号转换为模拟信号；所述存算一体单元阵列接收所述模拟信号并进行对应运算；所述输出转换模块接收所述存算一体单元阵列输出的运算结果并将所述运算结果转换为数字输出信号；所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构，通过采用上述技术方案，实现模拟存算一体多比特精度的方案，避免复杂度和开销指数上升。
[0020]为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
[0021]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0022]图1为本专利技术实施例中模拟存算一体多比特精度实现结构；
[0023]图2示出了本专利技术实施例中利用DAC模块进行输入转换的工作原理；
[0024]图3示出了本专利技术实施例中利用脉冲宽度调制器进行输入转换的工作原理；
[0025]图4示出了本专利技术实施例中利用计数器或脉冲截断电路进行输入转换的工作原理；
[0026]图5示出了本专利技术实施例中多比特架构的存算一体单元阵列的一种结构；
[0027]图6示出了本专利技术实施例中多比特架构的存算一体单元阵列的另一种结构；
[0028]图7示出了本专利技术实施例中利用积分计数型电路实现输出转换的工作原理；
[0029]图8给出了本专利技术实施例中采用改变单元结构+输入形式实现4比特权值的举例；
[0030]图9给出了本专利技术实施例中改变单元结构+改变输出单元分辨范围的方式实现4比特权值的举例。
[0031]图10示出了本专利技术实施例中的输入转换单元采用脉冲截断电路与2比特DAC结合实现4比特矩阵输入的示意图；
[0032]图11示出了本专利技术实施例中的输出转换单元采用2比特积分计数模数转换单元以及2比特Flash ADC实现4比特输出的模数转换的示意图；
[0033]图12示出了本专利技术实施例中的脉冲截断电路的电路图；
[0034]图13示出了本专利技术实施例中的积分计数型电路的电路图。
具体实施方式
[0035]为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
[0036]以下在实施方式中详细叙述本专利技术的详细特征以及优点，其内容足以使任何本领域技术人员，了解本专利技术的
技术实现思路
并据以实施，且根据本说明书所揭露的内容、权利要求及图式，任何本领域技术人员可轻易地理解本专利技术相关的目的及优点。以下的实施例进一步详细说明本专利技术的观点，但非以任何观点限制本专利技术的范畴。
[0037]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0038]图1为本专利技术实施例中模拟存算一体多比特精度实现结构；如图1所示，模拟存算一体多比特精度实现结构包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；
[0039]所述输入转换模块用于将数字输入信号转换为模拟信号；所述存算一体单元阵列接收所述模拟信号并本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种模拟存算一体多比特精度实现结构，其特征在于，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；所述输入转换模块用于将数字输入信号转换为模拟信号；所述存算一体单元阵列接收所述模拟信号并进行对应运算；所述输出转换模块接收所述存算一体单元阵列输出的运算结果并将所述运算结果转换为数字输出信号；所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构。2.根据权利要求1所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的存算一体单元阵列包括：第一存算一体单元以及第二存算一体单元，所述第一存算一体单元的输出量是所述第二存算一体单元的输出量的2
n
。3.根据权利要求2所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的输入转换单元包括：数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少一种。4.根据权利要求1所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的输入转换单元包括数...

【专利技术属性】
技术研发人员：张和，康旺，赵巍胜，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：