一种静电保护器件制造技术

本发明专利技术涉及半导体技术领域，具体公开了一种静电保护器件，其中，包括：第一导电类型衬底和第二导电类型外延层，第二导电类型外延层内设置第二导电类型阱区和第一导电类型阱区，第二导电类型阱区内设置有第一N+区和第一P+区，第一导电类型阱区内设置有第二N+区和第二P+区，第二导电类型阱区与第一导电类型阱区的相切位置处设置第三N+区，在第三N+区与第二N+区之间设置齐纳注入ZP区，第三N+区与齐纳注入ZP区接触，齐纳注入ZP区与第二N+区之间设置肖特基注入P型区，肖特基注入P型区分别与齐纳注入ZP区以及第二N+区间隔设置。本发明专利技术提供的静电保护器件能够解决由于少子存储效应所导致的负向钳位电压上升问题以及响应速度过慢的问题。题。题。

【技术实现步骤摘要】
一种静电保护器件


[0001]本专利技术涉及半导体
，尤其涉及一种静电保护器件。

技术介绍

[0002]静电放电（Electro
‑
Static discharge，简称ESD）在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几十或者上百瓦，对电路系统内的芯片的摧毁强度极大。据统计35%以上的芯片失效是由于ESD损伤引起的。所以芯片或系统的设计中，静电保护模块的设计直接关系到电路系统的功能稳定性，以及系统可靠性，对电子产品极为重要。TVS是用于系统级ESD防护的核心器件，其性能对电子系统的可靠性至关重要。
[0003]然而对于可控硅（Silicon
‑ꢀ
Controlled Rectifier，简称S
‑
CR）器件而言，其负向ESD能量是通过体内寄生体二极管进行泄放的，因此其体内二极管性能决定了器件的负向ESD能力。而根据图1所示的常规S
‑
CR结构，其体内寄生二极管为一常规PN结二极管，由于该管存在少子存储效应，在正向导通后若电压迅速转为负向，大量存储在相应区域的少子会严重影响负向ESD能量的释放，而ESD实际测试波形正是这种快速正负交替的波形。
[0004]因此，如何能够解决由少子存储效应所导致的负向钳位电压上升问题以及响应速度过慢的问题成为本领域技术人员亟待解决的技术问题。

技术实现思路

[0005]本专利技术提供了一种静电保护器件，解决相关技术中存在的由少子存储效应所导致的负向钳位电压上升问题以及响应速度过慢的问题。
[0006]作为本专利技术的一个方面，提供一种静电保护器件，其中，包括：第一导电类型衬底和设置在第一导电类型衬底上的第二导电类型外延层，所述第二导电类型外延层内设置第二导电类型阱区和第一导电类型阱区，所述第二导电类型阱区与所述第一导电类型阱区相切设置，所述第二导电类型阱区内设置有第一N+区和第一P+区，所述第一N+区和所述第一P+区相切设置，所述第一导电类型阱区内设置有第二N+区和第二P+区，所述第二N+区和所述第二P+区相切设置，所述第二导电类型阱区与所述第一导电类型阱区的相切位置处设置第三N+区，在所述第三N+区与所述第二N+区之间设置齐纳注入ZP区，所述第三N+区与所述齐纳注入ZP区接触，所述齐纳注入ZP区与所述第二N+区之间设置肖特基注入P型区，所述肖特基注入P型区分别与所述齐纳注入ZP区以及所述第二N+区间隔设置。
[0007]进一步地，所述第一N+区、第一P+区和所述肖特基注入P型区三者相连后作为所述静电保护器件的阳极，所述第二N+区与所述第二P+区连接后作为所述静电保护器件的阴极。
[0008]进一步地，所述第一N+区与所述第一P+区连接后作为所述静电保护器件的阳极，所述第二N+区与所述第二P+区连接后作为所述静电保护器件的阴极，所述肖特基注入P型区与所述静电保护器件的阳极之间设置一个肖特基二极管，所述肖特基二极管的阳极连接
所述肖特基注入P型区，所述肖特基二极管的阴极连接所述静电保护器件的阳极。
[0009]进一步地，所述第一N+区与所述第一P+区连接后作为所述静电保护器件的阳极，所述第二N+区与所述第二P+区连接后作为所述静电保护器件的阴极，所述肖特基注入P型区与所述静电保护器件的阳极之间设置多个串联的肖特基二极管，串联后的所述肖特基二极管的阳极连接所述肖特基注入P型区，串联后的所述肖特基二极管的阴极连接所述静电保护器件的阳极。
[0010]进一步地，所述第一P+区与所述第三N+区之间设置肖特基注入N型区，所述肖特基注入N型区分别与所述第一P+区和所述第三N+区间隔设置。
[0011]进一步地，所述肖特基注入N型区与所述肖特基注入P型区连接后形成两个集成的肖特基二极管，所述第一N+区与所述第一P+区连接后作为所述静电保护器件的阳极，所述第二N+区与所述第二P+区连接后作为所述静电保护器件的阴极。
[0012]进一步地，所述第三N+区与所述齐纳注入ZP区相切设置。
[0013]进一步地，所述第三N+区与所述齐纳注入ZP区相交设置。
[0014]进一步地，所述第一导电类型衬底包括P型衬底，所述第二导电类型外延层包括N型外延层。
[0015]进一步地，所述第一导电类型阱区包括P型阱区，所述第二导电类型阱区包括N型阱区。
[0016]本专利技术提供的静电保护器件，可在ESD电压突然由正变负时，迅速导通体内的肖特基二极管，大大降低由传统PN结二极管少子存储效应所造成的延迟，这对于震荡型ESD脉冲防护具有更好的保护能力，有利于提升静电保护器件的负向性能。
附图说明
[0017]附图是用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本专利技术，但并不构成对本专利技术的限制。
[0018]图1为现有技术的静电保护器件的结构示意图。
[0019]图2为本专利技术提供的静电保护器件的一种实施方式结构示意图。
[0020]图3为本专利技术提供的静电保护器件的另一种实施方式结构示意图。
[0021]图4为本专利技术提供的静电保护器件的第三种实施方式结构示意图。
具体实施方式
[0022]需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本专利技术。
[0023]为了使本领域技术人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。
[0024]需要说明的是，本专利技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本专利技术的实施例。此外，术语“包括”和“具
有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0025]在本实施例中提供了一种静电保护器件，图2是根据本专利技术实施例提供的静电保护器件的结构示意图，如图2所示，包括：第一导电类型衬底22和设置在第一导电类型衬底22上的第二导电类型外延层21，所述第二导电类型外延层21内设置第二导电类型阱区11和第一导电类型阱区12，所述第二导电类型阱区11与所述第一导电类型阱区12相切设置，所述第二导电类型阱区11内设置有第一N+区111和第一P+区112，所述第一N+区111和所述第一P+区112相切设置，所述第一导电类型阱区12内设置有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电保护器件，其特征在于，包括：第一导电类型衬底和设置在第一导电类型衬底上的第二导电类型外延层，所述第二导电类型外延层内设置第二导电类型阱区和第一导电类型阱区，所述第二导电类型阱区与所述第一导电类型阱区相切设置，所述第二导电类型阱区内设置有第一N+区和第一P+区，所述第一N+区和所述第一P+区相切设置，所述第一导电类型阱区内设置有第二N+区和第二P+区，所述第二N+区和所述第二P+区相切设置，所述第二导电类型阱区与所述第一导电类型阱区的相切位置处设置第三N+区，在所述第三N+区与所述第二N+区之间设置齐纳注入ZP区，所述第三N+区与所述齐纳注入ZP区接触，所述齐纳注入ZP区与所述第二N+区之间设置肖特基注入P型区，所述肖特基注入P型区分别与所述齐纳注入ZP区以及所述第二N+区间隔设置。2.根据权利要求1所述的静电保护器件，其特征在于，所述第一N+区、第一P+区和所述肖特基注入P型区三者相连后作为所述静电保护器件的阳极，所述第二N+区与所述第二P+区连接后作为所述静电保护器件的阴极。3.根据权利要求1所述的静电保护器件，其特征在于，所述第一N+区与所述第一P+区连接后作为所述静电保护器件的阳极，所述第二N+区与所述第二P+区连接后作为所述静电保护器件的阴极，所述肖特基注入P型区与所述静电保护器件的阳极之间设置一个肖特基二极管，所述肖特基二极管的阳极连接所述肖特基注入P型区，所述肖特基二极管的阴极连接所述静电保护器件的阳极。4.根据...

【专利技术属性】
技术研发人员：朱伟东，赵泊然，
申请(专利权)人：江苏应能微电子有限公司，
类型：发明
国别省市：