计算电路和包括计算电路的深度学习系统技术方案

本公开涉及一种计算电路，该计算电路可以包括构成由多行和多列组成的脉动阵列的多个计算器组，其中多行中的每一行中包括的计算器组在数据传播方向上通过与该行相对应的单个数据路径传播数据值集，并在漏极传播方向上通过与该行相对应的多个漏极路径传播多个漏极值集，其中多行中的每一行中包括的计算器组中的一计算器组包括多个MAC(乘法累加器)电路，并且MAC电路同时生成漏极值集中分别包括的漏极值。每一列中包括的计算器组可以进一步通过与该列相对应的多个权重数据路径来传播与该列相对应的权重值集。列相对应的权重值集。列相对应的权重值集。

【技术实现步骤摘要】
计算电路和包括计算电路的深度学习系统
[0001]相关申请的交叉引用
[0002]本申请要求于2020年2月18日向韩国知识产权局提交的申请号为 10-2020-0019532的韩国申请的优先权，该韩国申请通过引用整体并入 本文。


[0003]各个实施例总体涉及一种计算电路，并且更特别地，涉及一种包 括MAC(乘法累加器)电路的计算电路。

技术介绍

[0004]通过处理大数据或大规模数据来获得有用信息的深度学习系统是 一项逐日发展的前沿技术，以更高的速度处理更多数据。深度学习系 统可能需要大量的MAC(乘法累加)计算，这需要较长的计算时间和 较高的功耗。因此，MAC操作电路的操作性能可能与深度学习系统的 性能直接相关。

技术实现思路

[0005]各个实施例针对一种可以以较高的操作效率和较高的钟点吞吐量 来操作的计算电路，以及包括该计算电路的深度学习系统。
[0006]在实施例中，一种计算电路可以包括构成由多行和多列组成的脉 动阵列的多个计算器组，其中多行中的每一行中包括的计算器组在数 据传播方向上通过与该行相对应的单个数据路径传播数据值集，并在 漏极传播方向上通过与该行相对应的多个漏极路径传播多个漏极值集， 其中多行中的每一行中包括的计算器组中的一计算器组包括多个 MAC(乘法累加器)电路，并且MAC电路同时生成漏极值集中分别包 括的漏极值。
[0007]在实施例中，一种计算电路可以包括构成由多行和多列组成的脉 动阵列的多个计算器组，其中多行中的每一行中包括的计算器组通过 与该行相对应的单个数据路径联接，其中多列中的每一列中包括的计 算器组通过与该列相对应的多个权重路径联接。
[0008]在实施例中，一种深度学习系统可以包括：多个计算器组，构成 由多行和多列组成的脉动阵列；以及多个激活组，分别与多行相对应， 其中多行中的每一行中包括的计算器组联接到与该行相对应的单个数 据路径和与该行相对应的多个漏极路径，其中激活组中的每一个包括 被配置成同时从相应行的漏极路径接收多个漏极值集的多个子激活单 元，并且子激活单元中的每一个基于相应的漏极值集执行激活函数计 算。
[0009]根据实施例，计算电路和包括该计算电路的深度学习系统可以以 较高的操作效率和较高的钟点吞吐量来操作。
附图说明
[0010]图1A示出了包括3
×
3脉动阵列的计算电路。
[0011]图1B示出了图1A的计算电路的计算结果。
[0012]图2A示出了包括n
×
m脉动阵列的计算电路。
[0013]图2B示出了在图2A的n
×
m脉动阵列的第一行中的第一计算器和 第m计算器的操作。
[0014]图3是示出漏极冲突的时序图。
[0015]图4是示出用于防止图3中的漏极冲突的操作的时序图。
[0016]图5示出了根据实施例的包括高级脉动阵列的计算电路。
[0017]图6详细示出了根据实施例的图5的计算器组。
[0018]图7是示出根据实施例的图5的高级脉动阵列的第一行中包括的第 一计算器组和第j计算器组的操作的时序图。
[0019]图8示出了根据实施例的计算电路。
[0020]图9详细示出了根据实施例的图8的计算器组。
[0021]图10是示出根据实施例的图8的高级脉动阵列的第一行中包括的 第一计算器组和第j计算器组的操作的时序图。
[0022]图11示出了根据实施例的计算电路。
[0023]图12详细示出了根据实施例的图11的计算器组。
[0024]图13是示出根据实施例的图11的计算电路的第一行中包括的第一 计算器组和第j计算器组的操作的时序图。
[0025]图14详细示出了根据实施例的计算器组。
[0026]图15示出了深度学习系统。
[0027]图16示出了根据实施例的高级深度学习系统。
[0028]图17示出了应用了根据实施例的高级深度学习系统的LSTM(长短 时记忆)网络。
[0029]图18A是应用了图17的高级深度学习系统的LSTM网络的输出时 序图。
[0030]图18B是应用了图15的深度学习系统的LSTM网络的输出时序图。
[0031]图19示出了根据实施例的包括漏极路径选择单元的高级深度学习 系统。
具体实施方式
[0032]下面将参照附图，通过以下实施例来描述本公开的优点和特征以 及用于实现这些优点和特征的方法。然而，本公开不限于本文描述的 实施例，而是可以以不同的方式实施。提供实施例仅是为了详细描述 本公开，使得本公开所属领域的技术人员可以容易地执行本公开的技 术思想。
[0033]实施例不限于附图中示出的特定形状，而且为了清楚起见可能被 夸大。在本说明书中，使用了特定术语。然而，术语仅用于描述本公 开，并不限制权利要求中所描述的本公开的范围。
[0034]在本说明书中，诸如“和/或”的表述可以指示包括该表述之前/ 之后列出的一个或多个组件。然而，诸如“连接/联接”的表述可以指 示一个元件直接连接/联接到另一元件，或者通过又一元件间接连接/ 联接到另一元件。除非相反地指出，否则单数形式的术语可以包括复 数形式。此外，“包含”和“包括”或“包含有”和“包括有”的意义 可以指定组件、步骤、操作和元件，并且不排除一个或多个其它组件、 步骤、操作和元件的存在或添加。
[0035]下文中，将参照附图详细地描述说明性实施例。
[0036]图1A示出了包括3
×
3脉动阵列的计算电路SA1。
[0037]计算电路SA1可以包括构成由三行和三列组成的脉动阵列的计算 器MACU11至MACU13、MACU21至MACU23以及MACU31至 MACU33。计算器MACU11至MACU13、MACU21至MACU23以及 MACU31至MACU33中的每一个可以包括MAC(乘法累加器)电路。 三行可以分别联接到数据值被传播到的数据路径IP1至IP3，并且可以 分别连接到漏极值被传播到的漏极路径DP1至DP3。三列可以分别联接 到权重值被传播到的权重路径WP1至WP3。
[0038]脉动阵列的每一行可以通过相应的数据路径接收包括三个数据值 的数据值集。第一行(图1A中的底行)可以首先开始接收在第一输入 周期(例如第一时钟周期)中的数据值集，并且从第二行到最后一行 的其它行中的每一行可以接收比前一行晚一个时钟周期的数据值集。
[0039]脉动阵列的每一列可以通过相应的权重路径接收包括三个权重值 的权重值集。第一列(图1A中的最左列)可以首先开始接收在第一输 入周期(例如第一时钟周期)中的权重值集，并且从第二列到最后一 列的其它列中的每一列可以接收比前一列晚一个时钟周期的权重值集。
[0040]在每一行中，可以在每个时钟周期中逐一地将三个数据值顺序输 入到相应行的第一计算器。每一行中的计算器可以在当前时钟本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种计算电路，包括：多个计算器组，构成由多行和多列组成的脉动阵列，其中多行中的每一行中包括的计算器组在数据传播方向上通过与该行相对应的单个数据路径传播数据值集，并且在漏极传播方向上通过与该行相对应的多个漏极路径传播多个漏极值集，其中多行中的每一行中包括的计算器组中的一计算器组包括多个MAC电路即乘法累加器电路，并且所述MAC电路同时生成分别包括在所述漏极值集中的漏极值。2.根据权利要求1所述的计算电路，其中该一计算器组进一步包括：多个选择单元，分别联接到所述MAC电路，以及多个漏极值存储单元，分别联接到所述选择单元，其中所述MAC电路将漏极值输出到所述选择单元，其中所述选择单元从所述MAC电路接收漏极值，将该漏极值输出到所述漏极值存储单元，从漏极路径接收后续的漏极值，并且将后续的漏极值输出到所述漏极值存储单元，并且其中所述漏极值存储单元存储从所述选择单元输出的漏极值，并将存储的漏极值输出到漏极路径。3.根据权利要求2所述的计算电路，其中该漏极路径包括输入漏极路径和输出漏极路径，其中所述选择单元从输入漏极路径接收所述后续的漏极值，并且其中所述漏极值存储单元将存储的漏极值输出到输出漏极路径。4.根据权利要求3所述的计算电路，其中计算器组在所述数据传播方向上联接到相同行的第二计算器组，并且输入漏极路径联接到该第二计算器组的输出漏极路径，并且从该第二计算器组的输出漏极路径接收所述后续的漏极值。5.根据权利要求1所述的计算电路，其中该一计算器组进一步包括：数据值存储单元，共同联接到所述MAC电路，其中所述数据值存储单元从数据路径接收包括在数据值集中的数据值，将该数据值存储在其中，并且将存储的数据值输出到所述MAC电路和数据路径。6.根据权利要求5所述的计算电路，其中该数据路径包括：输入数据路径和输出数据路径，其中所述数据值存储单元从输入数据路径接收数据值，将该数据值存储在其中，并且将存储的数据值输出到输出数据路径。7.根据权利要求6所述的计算电路，其中计算器组在所述数据传播方向上联接到相同行的第二计算器组，并且其中输出数据路径联接到该第二计算器组的输入数据路径。8.根据权利要求5所述的计算电路，其中该计算器组进一步包括：多个权重值存储单元，分别联接到所述MAC电路，其中所述权重值存储单元从权重路径接收分别包括在权重值集中的权重值，将该权重值存储在其中，并将存储的权重值输出到所述MAC电路和权重路径。
9.根据权利要求8所述的计算电路，其中权重路径包括输入权重路径和输出权重...

【专利技术属性】
技术研发人员：南智勋，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：