TSV测试方法及系统、设备及存储介质技术方案

本发明专利技术提供了一种TSV测试方法及系统、设备及存储介质，包括：将i初始化为0，判断i是否大于或等于M，若否，则选择N层堆叠芯片中的一组TSV链并赋值为i+1，并对TSV链进行测试；检测1～N层的TSV链是否存在故障，若存在，则检测第P层到第P+1层的TSV链；若第P层到第P+1层的TSV链存在故障，则记录TSV链存在故障的位置，将TSV链存在故障的位置发送至控制器并进行记录，直至1～N层中每一层间均检测完成；当1～N层中每一层间均检测完成后，重复判断i是否大于或等于M，若是，则通过控制器修复所述存在故障的TSV。该方法可以定位到出现故障的TSV上，只对TSV链上出现故障的TSV进行修复，无故障的TSV则不需要修复，且可使用冗余的TSV替换有故障的TSV，不会占用冗余TSV的资源。

【技术实现步骤摘要】
TSV测试方法及系统、设备及存储介质
本专利技术属于集成电路测试
，尤其涉及一种TSV测试方法及系统、设备及存储介质。
技术介绍
随着集成电路的发展，许多应用都对芯片提出了小型化、高速、高带宽以及低功耗的要求。随着摩尔定律逐渐失效，通过采用先进的封装技术来增加芯片性能，降低尺寸和功耗已经成为一种新的趋势。其中3D堆叠封装是将多片芯片或者晶圆进行堆叠，通过对芯片进行减薄和刻蚀，形成硅通孔(ThroughSiliconVia，TSV)以实现上下层芯片的互联，这可以缩短芯片间的互联线，实现高速、低功耗和小面积的要求。然而当前的TSV技术还未完全成熟，在制备过程中可能由于工艺原因而形成绝缘层完整性缺损(表现为漏电流过大或陡增)、凸点开路和填孔空隙等故障，TSV质量不合格会导致堆叠后的芯片无法正常工作。传统的3D堆叠芯片在进行TSV的故障检测时，通常是在全部芯片堆叠之后，在顶层芯片施加激励，在底层芯片输出，检测整一条TSV链是否存在故障。这种测试方法无法直接定位是哪一层的TSV出现故障，因此不能单独对失效的TSV进行修复。在芯片面积有限和TSV冗余资源有限的情况下，会导致TSV冗余资源的浪费。
技术实现思路
本专利技术所要解决的技术问题是：针对现有技术的问题，提供一种可定位出现故障的TSV，且可以仅修复TSV链上有故障的TSV的测试方法。为了解决上述技术问题，本专利技术采用的技术方案为：第一方面，本专利技术提供了一种TSV测试方法，应用于基于TSV的3D堆叠芯片，所述基于TSV的3D堆叠芯片包括N层堆叠芯片、TSV的总个数为M，其中，N和M均为正整数，所述方法包括：将i初始化为0，并判断i是否大于或等于M，若否，则选择所述N层堆叠芯片中的一组TSV链并赋值为i+1，并对所述TSV链进行测试，其中i为大于或等于0的整数；检测1～N层的所述TSV链是否存在故障，若存在故障，则检测第P层到第P+1层的所述TSV链，其中，P为大于或等于1且小于或等于N-1的正整数；若第P层到第P+1层的所述TSV链存在故障，则记录所述TSV链存在故障的位置，将所述TSV链存在故障的位置发送至控制器并进行记录，直至所述1～N层中每一层间均检测完成；当所述1～N层中每一层间均检测完成后，重复判断i是否大于或等于M，若是，则通过所述控制器修复所述控制器记录存在故障的TSV。第二方面，本专利技术还提供了一种TSV测试系统，包括N层堆叠芯片、TSV的总个数为M，其中，N和M均为正整数，所述系统包括：初始模块：用于将i初始化为0，并判断i是否大于或等于M，若否，则选择所述N层堆叠芯片中的一组TSV链并赋值为i+1，并对所述TSV链进行测试，其中i为大于或等于0的整数；整体模块：用于检测1～N层的所述TSV链是否存在故障，若存在故障，则检测第P层到第P+1层的所述TSV链，其中，P为大于或等于1且小于或等于N-1的正整数；分层模块：用于若第P层到第P+1层的所述TSV链存在故障，则记录所述TSV链存在故障的位置，将所述TSV链存在故障的位置发送至控制器并进行记录，直至所述1～N层中每一层间均检测完成；修复模块：用于当所述1～N层中每一层间均检测完成后，重复判断i是否大于或等于M，若是，则通过所述控制器修复所述控制器记录存在故障的TSV。第三方面，本专利技术还提供了一种电子设备，包括存储器、处理器、以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时，实现如上述第一方面所述的TSV测试方法中的各个步骤。第四方面，本专利技术还提供了一种存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时，实现如上述第一方面所述的TSV测试方法中的各个步骤。本专利技术提供了一种TSV测试方法，应用于基于TSV的3D堆叠芯片，所述基于TSV的3D堆叠芯片包括N层堆叠芯片、TSV的总个数为M，其中，N和M均为正整数，所述方法包括：将i初始化为0，并判断i是否大于或等于M，若否，则选择所述N层堆叠芯片中的一组TSV链并赋值为i+1，并对所述TSV链进行测试，其中i为大于或等于0的整数；检测1～N层的所述TSV链是否存在故障，若存在故障，则检测第P层到第P+1层的所述TSV链，其中，P为大于或等于1且小于或等于N-1的正整数；若第P层到第P+1层的所述TSV链存在故障，则记录所述TSV链存在故障的位置，将所述TSV链存在故障的位置发送至控制器并进行记录，直至所述1～N层中每一层间均检测完成；当所述1～N层中每一层间均检测完成后，重复判断i是否大于或等于M，若是，则通过所述控制器修复所述控制器记录存在故障的TSV。该方法可以定位到出现故障的TSV上，可以只对TSV链上出现故障的TSV进行修复，无故障的TSV则不需要修复，且可使用冗余的TSV替换有故障的TSV，不会占用冗余TSV的资源。附图说明下面结合附图详述本专利技术的具体结构图1为本专利技术的TSV测试方法的流程示意图；图2为本专利技术的TSV测试方法的单层芯片的原理图；图3为本专利技术的TSV测试方法的子流程示意图；图4为本专利技术的TSV测试方法的四层堆叠芯片的剖视图；图5为本专利技术的TSV测试方法的另一子流程示意图；图6为本专利技术的TSV测试方法的两层堆叠芯片的剖视图；图7为本专利技术的TSV测试方法中四层堆叠芯片的流程示意图；图8为本专利技术的TSV测试系统的程序模块示意图。具体实施方式为使得本专利技术的专利技术目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而非全部实施例。基于本专利技术中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参阅图1，图1为本申请实施例中TSV测试方法的流程示意图，在本实施例中，上述TSV测试方法应用于基于TSV的3D堆叠芯片，所述基于TSV的3D堆叠芯片包括N层堆叠芯片、TSV的总个数为M，其中，N和M均为正整数，所述方法包括：步骤101、将i初始化为0，并判断i是否大于或等于M，若否，则选择所述N层堆叠芯片中的一组TSV链并赋值为i+1，并对所述TSV链进行测试，其中i为大于或等于0的整数。在本实施例中，TSV系统中包括N层，N层堆叠芯片上包括M个TSV，首先取i值，并将i初始化为0，并判断i与M的大小，再随机选择M中的一组TSV链进行测试，并将随机选择的TSV链赋值为i+1，其中i代表的是第i个TSV。步骤102、检测1～N层的所述TSV链是否存在故障，若存在故障，则检测第P层到第P+1层的所述TSV链，其中，P为大于或等于1且小于或等于N-1的正整数。在本实施例中，先整体检查1～N层是否存在故障，即是先检测整个N层堆叠芯片是否存在故障，若存在故障，则对1～N层的每一层进行检测。步骤103本文档来自技高网...

【技术保护点】
1.一种TSV测试方法，其特征在于，应用于基于TSV的3D堆叠芯片，所述基于TSV的3D堆叠芯片包括N层堆叠芯片、TSV的总个数为M，其中，N和M均为正整数，所述方法包括：/n将i初始化为0，并判断i是否大于或等于M，若否，则选择所述N层堆叠芯片中的一组TSV链并赋值为i+1，并对所述TSV链进行测试，其中i为大于或等于0的整数；/n检测1～N层的所述TSV链是否存在故障，若存在故障，则检测第P层到第P+1层的所述TSV链，其中，P为大于或等于1且小于或等于N-1的正整数；/n若第P层到第P+1层的所述TSV链存在故障，则记录所述TSV链存在故障的位置，将所述TSV链存在故障的位置发送至控制器并进行记录，直至所述1～N层中每一层间均检测完成；/n当所述1～N层中每一层间均检测完成后，重复判断i是否大于或等于M，若是，则通过所述控制器修复所述控制器记录存在故障的TSV。/n

【技术特征摘要】
1.一种TSV测试方法，其特征在于，应用于基于TSV的3D堆叠芯片，所述基于TSV的3D堆叠芯片包括N层堆叠芯片、TSV的总个数为M，其中，N和M均为正整数，所述方法包括：
将i初始化为0，并判断i是否大于或等于M，若否，则选择所述N层堆叠芯片中的一组TSV链并赋值为i+1，并对所述TSV链进行测试，其中i为大于或等于0的整数；
检测1～N层的所述TSV链是否存在故障，若存在故障，则检测第P层到第P+1层的所述TSV链，其中，P为大于或等于1且小于或等于N-1的正整数；
若第P层到第P+1层的所述TSV链存在故障，则记录所述TSV链存在故障的位置，将所述TSV链存在故障的位置发送至控制器并进行记录，直至所述1～N层中每一层间均检测完成；
当所述1～N层中每一层间均检测完成后，重复判断i是否大于或等于M，若是，则通过所述控制器修复所述控制器记录存在故障的TSV。


2.如权利要求1所述的方法，其特征在于，所述M个TSV上均设有选择开关，所述N层堆叠芯片的每一层均设有测试电路。


3.如权利要求2所述的方法，其特征在于，通过激励源对所述TSV链进行检测。


4.如权利要求3所述的方法，其特征在于，所述检测1～N层的所述TSV链是否存在故障具体包括：
在第1层输入所述激励源，在第N层输出所述激励源；
通过所述测试电路检测第1层到第N层是否存在故障。


5.如权利要求3所述的方法，其特征在于，所述若第P层到第P+1层的所述TSV链存在故障，则记录所述TSV链存在故障的位置具体包括：
在第P层输入所述激励源，在P+1层输出所述激励源；
通过所述测试电路检测第P层到第P+1层是否存在故障。


6.如权利要求1所述的方法，其特征在于，所述检测1～N层的所述TSV链是否存...

【专利技术属性】
技术研发人员：朱晓锐，殷中云，邓玉良，郑伟坤，庄伟坚，李昂阳，
申请(专利权)人：深圳市国微电子有限公司，
类型：发明
国别省市：广东;44