非易失性存储器设备的位线电压产生电路和对应的方法技术

本公开的各实施例涉及非易失性存储器设备的位线电压产生电路和对应的方法。一种实施例电压产生电路，用于具有存储器阵列的存储器，存储器阵列具有被耦合到相应的字线和局部位线的多个存储器单元，每个存储器单元具有存储元件和选择器元件，双极晶体管被耦合到存储元件，用于在读取或验证操作期间单元电流的选择性流动，以及选择器元件的基极端子被耦合到相应的字线；与每个位线相关联的是具有控制端子的偏置晶体管，并且该电路为该控制端子产生共源共栅电压；驱动级被耦合到每个字线的一端。该电路基于参考电压产生共源共栅电压，该参考电压是驱动级、字线以及存储器单元上的电压降的仿真的函数，是由于与对应的选择器元件相关联的电流而产生的。

【技术实现步骤摘要】
非易失性存储器设备的位线电压产生电路和对应的方法相关申请的交叉引用本申请要求于2020年1月28日提交的意大利美国临时申请号102020000001630的优先权，其申请内容通过引用并入本文。
本解决方案涉及用于非易失性存储器设备的位线电压产生电路，特别是相变类型的位线电压产生电路，并且涉及对应的方法。
技术介绍
众所周知，相变类型的非易失性存储器(PCM相变存储器或ePCM嵌入式相变存储器)设想在存储器单元中的信息存储，通过利用具有在电阻率差值很大的相之间切换的特性的相变材料，在以由字线(WL)形成的行和由位线(BL)形成的列布置的存储器阵列中组织。特别地，这些材料能够在具有高电阻率的非晶相与具有低电阻率的晶相或多晶相之间切换。因此，在相变存储器单元中，可以将存储到相应相(无论是非晶态还是晶态)的数据的不同值与对应的相变存储元件的对应的电阻率相关联。例如，可以使用周期表的第六族元素(诸如碲(Te)、硒(Se)或锑(Sb))，被称为硫系化合物或硫系材料；由锗(Ge)、锑(Sb)和碲(Te)组成的合金，被认为是目前在这种存储器元件中被广泛使用的GST(具有化学成分Ge2Sb2Te5)，作为相变存储器的元素。
技术实现思路
存储器元件中的相位切换可以通过局部地提高相变材料区的温度来获得，例如通过流过被设置为与相变材料区接触的电阻电极(通常称为加热器)的电编程电流。该电流通过焦耳效应产生相变所需的温度变化。特别地，当相变材料处于具有高电阻率的非晶态(所谓的RESET状态)时，需要施加具有持续时间和振幅的第一电流脉冲(所谓的SET脉冲)，诸如以使材料能够缓慢冷却的。经过这种处理后，相变材料改变其状态并且从高电阻率状态切换到低电阻率晶态(所谓的SET状态)。相反，当相变材料处于SET状态时，需要施加大振幅和短持续时间的第二电流脉冲(RESET脉冲)，以使材料返回高电阻率非晶态。被存储在存储器单元中的数据的读取(或验证)可以通过向相变材料的存储器元件施加足够低的偏置电压来执行，该偏置电压不足以使其引起相当大的发热，然后读取在存储器单元中流动的电流的值。假设电流与相变材料的电导率成比例，则可以确定材料所处的相位，从而确定被存储在存储器单元中的数据。特别地，已知差分类型的读取架构，其中存储相反状态的两个存储器单元与要被读取的字(以已知方式由适当数目的位组成)的每一位相关联。例如，如果与位相关联的第一存储器单元(所谓的直接存储器单元)和第二存储器单元(所谓的互补或参考存储器单元)分别处于SET状态和RESET状态，则位的值为“1”；并且如果第一存储器单元和第二存储器单元分别处于RESET状态和SET状态，则位的值为“0”。只要数据以冗余方式存储，则差分类型的读取架构在可靠性方面提供优点，并且此外只要仅通过比较在与相同位相关联的单元中流动的相应的电流来执行读取，则不需要产生参考电流，。在这方面，图1示出了(PCM类型的)存储器阵列1的一部分，以及特别是对应的(直接)存储器单元2和对应的参考单元2’(示意性地示出)。存储器单元2包括由相变材料(例如GST)构成的相变元件2a，以及选择器元件2b(例如MOSFET或(如图1中所示的)双极结晶体管(BJT))，选择器元件2b被电连接到与相变元件2a(这里未示出)相关联的加热器，以便由Icell指定的电流(以下称为“单元电流”)能够选择性流动。每个存储器单元2、2’借助相应的列解码单元5被耦合到针对存储操作(例如，读取(或验证)操作)而被选择的相应的位线BL、BL’(所谓的局部位线)。特别地，列解码单元5包括一定数目的选择器晶体管6(例如PMOS晶体管)，选择器晶体管6在相应的局部位线BL、BL’与相应的感应主位线MBLs、MBLs’之间串联(或级联)连接，并在对应的控制端子上接收相应的选择信号。在图1中通过示例的方式表示的是两个选择器晶体管6a、6b，它们接收第一选择信号Y0和第二选择信号Yn：第一选择晶体管6a被连接在局部位线BL、BL’与相应的主位线MBL、MBL’之间；并且第二选择器晶体管6b被连接在主位线MBL、MBL’与相应的感应主位线MBLs、MBLs’之间。与存储器单元2、2’相关联的感应主位线MBLs、MBLs’此外被耦合到感应放大器(SA)级9，如图示意性所示，被配置为在所存储的数据的读取(或验证)结束时比较对应的单元电流Icell、Icell’。在感应放大器级9中，偏置晶体管7(特别是NMOS晶体管)，被连接在上述感应主位线MBLs、MBLs’与输入块9a之间。与感应主位线MBLs、MBLs’相关联的输入块9a依次被耦合到差分放大块9b，被配置为实现上述比较以读取所存储的数据。特别地，偏置晶体管7在相对的控制端子上接收适当的偏置电压(所谓的共源共栅电压Vcasc)，以便针对相应的位线(感应主位线MBLs、MBLs’、主位线MBL、MBL’以及局部位线BL、BL’)上的电压施加最大允许值，因此防止在读取所存储的数据期间可能出现的任何应力和损坏。此外，上述偏置晶体管7在相应的感应主位线MBLs、MBLs’与感应放大器级9的输入块9a之间实现适当的电容解耦。以已知的方式，要求在读取(或验证)操作期间施加到位线的上述共源共栅电压Vcasc的值使得在整个读取(或验证)操作期间保持存储器单元2处于导通状态。无论上述存储器单元2的状态(SET或RESET)和对应的电流如何，偏置电压必须确保足够的安全裕度。共源共栅电压Vcasc保证被读取的单元在最佳操作窗口中工作，其中满足读取速度与所存储的数据的辨别能力之间的权衡。电压产生单元8被配置为产生在读取(或验证)操作期间要施加的共源共栅电压Vcasc的上述适当的值。在已知的解决方案中，如图2中示意性所示，上述电压产生单元8具有电压调节器架构，以便产生适当值的、具有仅取决于配置电流Iconf的值的共源共栅电压Vcasc。电压产生单元8包括运算放大器10，运算放大器10具有接收(例如，由带隙电压产生器产生的)预设值的电压参考Vr的非反相端子和提供上述共源共栅电压Vcasc的输出端子。电压产生单元8还包括NMOS晶体管11，NMOS晶体管11具有与上述偏置晶体管7对应的特性，其控制端子被连接到接收上述共源共栅电压Vcasc的运算放大器10的输出端子，并且被耦合在接收电源电压Vdd的电源线与存在反馈电压Vfb的内部节点12之间。内部节点12被耦合到运算放大器10的反相端子，使得由于运算放大器10的单位反馈增益，反馈电压Vfb等于参考电压Vr。此外，电流产生器13被耦合在相同的内部节点12与参考端子(例如，接地端子GND)之间。电流产生器13产生上述配置电流Iconf，其值可以适当地设置，以便表示与SET状态相关联的电流(在存储器单元2中循环)和与RESET状态相关联的电流之间的分布(换言之，配置电流Iconf的值介于SET电流分布的下尾值(lower-tailvalue)与RESET电流分布的上尾值(upp本文档来自技高网...

【技术保护点】
1.一种用于非易失性存储器设备的电压产生电路，所述非易失性存储器设备包括存储器阵列，所述存储器阵列具有被耦合到相应的字线和局部位线的多个存储器单元，每个存储器单元包括存储元件和选择器元件，所述选择器元件包括双极晶体管，所述双极晶体管被耦合到所述存储元件，并且被配置为选择性地使单元电流能够在读取或验证操作期间流动，其中所述选择器元件的基极端子被耦合到相应的字线，其中感应放大器级经由列解码器与所述局部位线相关联，其中所述感应放大器级在所述感应放大器级的输入处包括相应的偏置晶体管，相应的所述偏置晶体管各自具有控制端子，并且其中驱动器级被耦合到每个字线，以在所述读取或验证操作期间对所述字线进行偏置，其中所述电压产生电路被配置为：/n基于参考电压，针对所述偏置晶体管的所述控制端子产生共源共栅电压，其中由于与对应的所述选择器元件相关联的电流，所述参考电压是所述驱动器级上、所述字线上、以及所述存储器单元上相应的电压降的仿真的函数。/n

【技术特征摘要】
20200128 IT 1020200000016301.一种用于非易失性存储器设备的电压产生电路，所述非易失性存储器设备包括存储器阵列，所述存储器阵列具有被耦合到相应的字线和局部位线的多个存储器单元，每个存储器单元包括存储元件和选择器元件，所述选择器元件包括双极晶体管，所述双极晶体管被耦合到所述存储元件，并且被配置为选择性地使单元电流能够在读取或验证操作期间流动，其中所述选择器元件的基极端子被耦合到相应的字线，其中感应放大器级经由列解码器与所述局部位线相关联，其中所述感应放大器级在所述感应放大器级的输入处包括相应的偏置晶体管，相应的所述偏置晶体管各自具有控制端子，并且其中驱动器级被耦合到每个字线，以在所述读取或验证操作期间对所述字线进行偏置，其中所述电压产生电路被配置为：
基于参考电压，针对所述偏置晶体管的所述控制端子产生共源共栅电压，其中由于与对应的所述选择器元件相关联的电流，所述参考电压是所述驱动器级上、所述字线上、以及所述存储器单元上相应的电压降的仿真的函数。


2.根据权利要求1所述的电路，包括：
参考产生级，被配置为在输出上产生从输入处接收的电压参考开始的所述参考电压；以及
输出级，被配置为基于所述参考电压产生所述共源共栅电压；
其中，所述输出级包括：
运算放大器，具有从所述参考产生级接收所述参考电压的非反相端子、被连接到第一内部节点的反相端子、以及提供所述共源共栅电压的输出端子；
输出晶体管，所述输出晶体管的控制端子被连接到接收所述共源共栅电压的所述运算放大器的所述输出端子，并且所述输出晶体管被耦合在电源线与所述第一内部节点之间；以及
电流产生器，被耦合到所述第一内部节点，并且被配置为产生列电流，所述列电流具有表示在所述存储器单元中循环的电流的中间值的值。


3.根据权利要求2所述的电路，其中所述参考产生级包括：
第一仿真块，将所述输出晶体管耦合到所述第一内部节点，并且被配置为相对于由于所述列电流引起的第一电压降来仿真所述列解码器。


4.根据权利要求3所述的电路，其中所述第一仿真块包括多个PMOS型仿真晶体管，所述多个PMOS型仿真晶体管在所述输出晶体管与所述第一内部节点之间级联，并且所述多个PMOS型仿真晶体管具有被连接到接地端子的对应的控制端子，以处于导通状态。


5.根据权利要求3所述的电路，其中所述参考产生级包括：
第二仿真块，被配置为相对于对应的第二电压降，仿真存储器单元的相变元件；
第三仿真块，被配置为相对于对应的第三电压降，仿真所述存储器阵列的所述字线和与所述字线相关联的存储器单元；以及
第四仿真块，被配置为相对于对应的第四电压降，仿真所述驱动器级；
其中，所述参考产生级被配置为使得对于所述参考电压的产生，所述第二电压降的作用相对于所述第三电压降和所述第四电压降的作用是能够单独地、和独立地控制的。


6.根据权利要求5所述的电路，其中所述第二仿真块包括仿真电阻器，所述仿真电阻器被耦合在所述输出与内部节点之间，被连接到所述第三仿真块，并且被设计为从第一电流镜接收镜像电流；所述第一电流镜具有镜像分支、第一镜像分支以及第二镜像分支，所述镜像分支基于所述电压参考来产生镜像电流，所述第一镜像分支被连接到所述输出和所述仿真电阻器，并且基于相对于所述镜像电流的镜像比来提供所述镜像电流，所述第二镜像分支被连接到另一内部节点；以及
其中所述参考产生级还包括具有单位镜像比的第二电流镜，所述第二电流镜被耦合在所述内部节点与所述另一内部节点之间，并且被配置为从所述内部节点提取电流，所述电流与流过所述仿真电阻器的所述镜像电流相等。


7.根据权利要求6所述的电路，其中所述参考产生级还包括：
电阻块，由具有相同电阻的多个电阻器形成，并且所述电压参考存在于所述电阻块上；
其中所述镜像电流是在所述电阻块中循环的电流，其中所述仿真电阻器与所述电阻器匹配，所述仿真电阻器与所述电阻器具有基本相同的电阻。


8.根据权利要求5所述的电路，其中所述第三仿真块包括：
金属化线，被配置为相对于相对电压降来仿真所述字线；
第一单元电流产生器、第二单元电流产生器以及第三单元电流产生器被配置为仿真单元电流在所述金属化线上的注入，并且所述第一单元电流产生器、所述第二单元电流产生...

【专利技术属性】
技术研发人员：M·F·佩罗尼，F·E·C·迪塞格尼，M·拉帕拉卡，C·托尔蒂，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：意大利;IT