三维存储器装置制造方法及图纸

提供了一种三维(3D)存储器装置。所述三维(3D)存储器装置包括存储器单元阵列、第一感测放大器和第二感测放大器。存储器单元阵列包括分别布置在下字线与位线交叉的区域中的下存储器单元和分别布置在上字线与位线交叉的区域中的上存储器单元。第一感测放大器连接到第一下字线，并且对连接在第一位线与第一下字线之间的第一下存储器单元执行数据感测操作。第二感测放大器连接到第一上字线，并且对连接在第一位线与第一上字线之间的第一上存储器单元执行数据感测操作。对第一感测放大器和第二感测放大器数据的读取操作是并行地执行的。

【技术实现步骤摘要】
三维存储器装置本申请要求于2020年1月28日在韩国知识产权局提交的第10-2020-0010031号韩国专利申请的权益，该韩国专利申请的公开通过引用全部包含于此。
专利技术构思涉及一种存储器装置，更具体地，涉及一种三维(3D)存储器装置和一种操作该3D存储器装置的方法。
技术介绍
作为非易失性存储器装置，闪速存储器和电阻式存储器装置(诸如相变随机存取存储器(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)和电阻式RAM(RRAM))是已知的。电阻式存储器装置可以具有DRAM的高速和闪速存储器的非易失性特性。电阻式存储器装置的存储器单元可以具有根据编程数据的电阻分布。在读取存储在存储器单元中的数据的操作中，可以通过向存储器单元施加恒定电流或电压并读取根据存储器单元的电阻而变化的电压来感测数据。随着对高度集成的存储器装置的需求已经增加，降低存储器装置的功耗是必要的。
技术实现思路
根据专利技术构思的方面，提供了一种三维(3D)存储器装置，该三维(3D)存储器装置包括：存储器单元阵列，包括分别布置在多条下字线与多条位线交叉的区域中的多个下存储器单元和分别布置在多条上字线与所述多条位线交叉的区域中的多个上存储器单元；第一感测放大器，连接到所述多条下字线中的第一下字线，第一感测放大器将第一下字线的电压与第一参考电压进行比较以对连接在所述多条位线中的第一位线与第一下字线之间的第一下存储器单元执行数据感测操作；以及第二感测放大器，连接到所述多条上字线中的第一上字线，第二感测放大器将第一上字线的电压与第二参考电压进行比较以对连接在第一位线与第一上字线之间的第一上存储器单元执行数据感测操作，其中，第一感测放大器的数据感测操作和第二感测放大器的数据感测操作被并行地执行。根据专利技术构思的另一方面，提供了一种三维(3D)存储器装置，该三维(3D)存储器装置包括在竖直方向上堆叠的第一半导体层和第二半导体层，其中，第一半导体层包括存储器单元阵列，存储器单元阵列包括分别布置在多条下字线与多条位线交叉的区域中的多个下存储器单元和分别布置在多条上字线与所述多条位线交叉的区域中的多个上存储器单元，其中，第二半导体层包括：第一感测放大器，连接到所述多条下字线中的第一下字线，第一感测放大器对连接在所述多条位线中的第一位线与第一下字线之间的第一下存储器单元执行数据感测操作；以及第二感测放大器，连接到所述多条上字线中的第一上字线，第二感测放大器对连接在第一位线与第一上字线之间的第一上存储器单元执行数据感测操作。根据本专利技术构思的另一方面，提供了一种三维(3D)存储器装置，该三维(3D)存储器装置包括：存储器单元阵列，包括分别布置在多条下字线与多条位线交叉的区域中的多个下存储器单元和分别布置在多条上字线与所述多条位线交叉的区域中的多个上存储器单元；第一行解码器，包括分别连接到所述多条下字线中的对应的一条下字线的多个下行开关，第一行解码器对所述多条下字线执行选择操作；第二行解码器，包括分别连接到所述多条上字线中的对应的一条上字线的多个上行开关，第二行解码器对所述多条上字线执行选择操作；第一感测放大器，连接到所述多条下字线中的第一下字线，第一感测放大器对连接在所述多条位线之中的第一位线与第一下字线之间的第一下存储器单元执行数据感测操作；以及第二感测放大器，连接到所述多条上字线中的第一上字线，第二感测放大器对连接在第一位线与第一上字线之间的第一上存储器单元执行数据感测操作。附图说明通过以下结合附图的详细描述，将更清楚地理解专利技术构思的实施例，在附图中：图1是根据专利技术构思的实施例的存储器系统的框图；图2是根据专利技术构思的实施例的图1的存储器装置的框图；图3更详细地示出了根据专利技术构思的实施例的图2的存储器装置的部分；图4示出了根据专利技术构思的实施例的存储器单元；图5A是示出图4的存储器单元的可变电阻器元件的置位写入和复位写入的曲线图，图5B是示出当图4的存储器单元是单电平单元时存储器单元的根据电阻的分布的曲线图；图6A是根据专利技术构思的实施例的存储器单元阵列的电路图，图6B是图6A的存储器单元阵列的透视图；图7是根据专利技术构思的实施例的从存储器装置读取数据的方法的流程图；图8是示出根据专利技术构思的实施例的用于执行存储器装置的读取操作的组件的电路图；图9是示出根据专利技术构思的实施例的存储器装置的读取操作的曲线图；图10是示出根据专利技术构思的实施例的针对第一存储器单元和第二存储器单元的读取操作的时序图；图11是示出根据专利技术构思的实施例的针对第一存储器单元和第二存储器单元的读取操作的时序图；图12示出了根据专利技术构思的实施例的具有外围上单元(COP)结构的存储器装置；图13示出了根据专利技术构思的实施例的第二半导体层的顶表面；图14是沿着图13中的线XIV-XIV'截取的存储器装置的剖视图，图15是沿着图13中的线XV-XV'截取的存储器装置的剖视图；图16示出了根据专利技术构思的实施例的第二半导体层的顶表面；图17是沿着图16中的线XVII-XVII'截取的存储器装置的剖视图，图18是沿着图16中的线XVIII-XVIII'截取的存储器装置的剖视图，图19是沿着图16中的线XIX-XIX'截取的存储器装置的剖视图，图20是沿着图16中的线XX-XX'截取的存储器装置的剖视图；图21至图24示出了根据专利技术构思的一些实施例的存储器装置；图25是示出根据专利技术构思的一些实施例的存储器装置应用于固态驱动(SSD)系统的示例的框图；以及图26示出了根据专利技术构思的一些实施例的具有芯片到芯片结构的存储器装置。具体实施方式在下文中，将参照附图详细地描述专利技术构思的一些示例实施例。图1是根据专利技术构思的实施例的存储器系统10的框图。参照图1，存储器系统10可以包括存储器装置100和存储器控制器200，存储器装置100可以包括存储器单元阵列110、第一感测放大器SA1和第二感测放大器SA2。在实施例中，存储器单元阵列110可以包括多个电阻式存储器单元，存储器装置100可以被称为“电阻式存储器装置”。然而，专利技术构思不限于此，存储器单元阵列110可以包括各种类型的其它存储器单元。可以以各种形式实施存储器装置100。作为示例，存储器装置100可以是用一个存储器芯片或一个存储器裸片实施的装置。可选地，存储器装置100可以被定义为包括多个存储器芯片的装置，作为示例，存储器装置100可以是其中多个存储器芯片安装在板上的存储器模块。然而，专利技术构思的实施例不限于此，可以以诸如包括存储器裸片的半导体封装件的各种形式来实施存储器装置100。存储器控制器200可以响应于来自主机HOST的写入/读取请求来控制存储器装置100读取存储在存储器装置100中的数据或者将数据写入到存储器装置100。特别地，存储器控制器200可以向存储器装置100提供地址ADDR本文档来自技高网...

【技术保护点】
1.一种三维存储器装置，所述三维存储器装置包括：/n存储器单元阵列，包括分别布置在多条下字线与多条位线交叉的区域中的多个下存储器单元和分别布置在多条上字线与所述多条位线交叉的区域中的多个上存储器单元；/n第一感测放大器，连接到所述多条下字线中的第一下字线，第一感测放大器被配置为通过将第一下字线的电压与第一参考电压进行比较来对连接在所述多条位线中的第一位线与第一下字线之间的第一下存储器单元执行数据感测操作；以及/n第二感测放大器，连接到所述多条上字线中的第一上字线，第二感测放大器被配置为通过将第一上字线的电压与第二参考电压进行比较来对连接在第一位线与第一上字线之间的第一上存储器单元执行数据感测操作，/n其中，第一感测放大器的数据感测操作和第二感测放大器的数据感测操作是并行地执行的。/n

【技术特征摘要】
20200128 KR 10-2020-00100311.一种三维存储器装置，所述三维存储器装置包括：
存储器单元阵列，包括分别布置在多条下字线与多条位线交叉的区域中的多个下存储器单元和分别布置在多条上字线与所述多条位线交叉的区域中的多个上存储器单元；
第一感测放大器，连接到所述多条下字线中的第一下字线，第一感测放大器被配置为通过将第一下字线的电压与第一参考电压进行比较来对连接在所述多条位线中的第一位线与第一下字线之间的第一下存储器单元执行数据感测操作；以及
第二感测放大器，连接到所述多条上字线中的第一上字线，第二感测放大器被配置为通过将第一上字线的电压与第二参考电压进行比较来对连接在第一位线与第一上字线之间的第一上存储器单元执行数据感测操作，
其中，第一感测放大器的数据感测操作和第二感测放大器的数据感测操作是并行地执行的。


2.根据权利要求1所述的三维存储器装置，所述三维存储器装置还包括：
控制逻辑，被配置为控制第一感测放大器和第二感测放大器，使得针对第一下存储器单元的读取操作和针对第一上存储器单元的读取操作被并行地执行，
其中，控制逻辑还被配置为在三维存储器装置的字线预充电时间段中控制对第一下字线和第一上字线执行预充电操作，并且在三维存储器装置的在字线预充电时间段之后的位线预充电时间段中控制针对第一位线的预充电操作。


3.根据权利要求2所述的三维存储器装置，所述三维存储器装置还包括：
第一字线预充电电路，被配置为在字线预充电时间段中将第一字线预充电电压施加到第一下字线；以及
第二字线预充电电路，被构造为在字线预充电时间段中将第二字线预充电电压施加到第一上字线。


4.根据权利要求3所述的三维存储器装置，其中，第一字线预充电电压和第二字线预充电电压中的每者的电压电平是负电压。


5.根据权利要求2所述的三维存储器装置，所述三维存储器装置还包括：
第一行解码器，布置在所述多条下字线与第一感测放大器之间，第一行解码器包括多个第一行开关，所述多个第一行开关分别连接到所述多条下字线中的对应的一条下字线，并且被配置为对所述多条下字线执行选择操作；以及
第二行解码器，布置在所述多条上字线与第二感测放大器之间，第二行解码器包括多个第二行开关，所述多个第二行开关分别连接到所述多条上字线中的对应的一条上字线并且被配置为对所述多条上字线执行选择操作。


6.根据权利要求5所述的三维存储器装置，其中，在位线预充电时间段中，来自所述多个第一行开关之中的连接到第一下字线的第一行开关和来自所述多个第二行开关之中的连接到第一上字线的第二行开关中的至少一者被配置为略微导通。


7.根据权利要求6所述的三维存储器装置，其中，在位线预充电时间段中，具有弱导通电平的控制信号被施加到第一行开关和第二行开关中的至少一者，并且
其中，弱导通电平是处于使第一行开关和第二行开关中的每者导通的导通电平与使第一行开关和第二行开关中的每者截止的截止电平之间的电压电平。


8.根据权利要求2所述的三维存储器装置，所述三维存储器装置还包括：
列解码器，包括多个列开关，所述多个列开关分别连接到所述多条位线中的对应的一条位线并且被配置为对所述多条位线执行选择操作；以及
位线预充电电路，被配置为在位线预充电时间段中将位线预充电电压施加到第一位线。


9.根据权利要求1所述的三维存储器装置，其中，所述多个下存储器单元和所述多个上存储器单元中的每个存储器单元包括串联连接的选择元件和可变电阻元件，并且
其中，可变电阻元件包括相变材料。


10.根据权利要求1所述的三维存储器装置，其中，存储器单元阵列形成在第一半导体层上，
其中，第一感测放大器和第二感测放大器形成在第二半导体层上，并且
其中，第一半导体层和第二半导体层堆叠在竖直方向上，因此三维存储器装置具有外围上单元结构。


11.一种三维存储器装置，所述三维存储器装置包括在竖直方向上堆叠的第一半导体层和第二半导体层，
其中，第一半导体层包括存储器单元阵列，存储器单元阵列包括分别布置在多条下字线与多条位线交...

【专利技术属性】
技术研发人员：平野诚，金真怜，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR