三维NAND存储器件及其形成方法技术

提供了一种半导体器件，其可以包括由在衬底之上交替地堆叠的字线层和绝缘层来形成的堆叠体。第一块的第一阶梯可以形成于堆叠体中并且在第一块的第一阵列区之间延伸。第二块的第二阶梯可以形成于堆叠体中并且在第二块的第二阵列区之间延伸。半导体器件可以进一步具有形成于堆叠体中在第一阶梯和第二阶梯之间的连接区。

【技术实现步骤摘要】
【国外来华专利技术】三维NAND存储器件及其形成方法
技术介绍
闪速存储器件最近经历了快速发展。闪速存储器件能够在不施加电压的情况下在很长时间段内保持所存储的数据。此外，闪速存储器件的读取速率相对较高，并且易于擦除所存储的数据以及向闪速存储器件中重写数据。因此，闪速存储器件已经被广泛地应用到微型计算机、自动化控制系统等当中。为了提高闪速存储器件的位密度以及减小闪速存储器件的位成本，三维(3D)NAND(不是AND)闪速存储器件已经被开发。3DNAND器件可以包括一个或多个存储平面，并且存储平面中的每个存储平面可以包括多个存储块。存储块中的每个存储块可以具有阵列区以及一个或多个阶梯(staircase)区。在这样的3DNAND器件中，存储平面中的每个存储平面可以具有位于该平面的边界处的一个或多个解码结构。阶梯区可以通过形成于阶梯区上的触点结构来耦合至解码结构。解码结构被配置为限定将被访问的块并且将所需电压驱动到该块的字线层上。
技术实现思路
在一种3DNAND器件中，一个或多个解码结构可以位于3DNAND器件中的存储平面(又称为平面)的边界处，以驱动该平面中的存储单元。由于解码结构位于平面的边界处，因此由解码结构施加至平面的字线层的驱动电流需要跨越整个平面长度流动，以便驱动该平面中的每个存储单元。随着3DNAND向高密度和高容量变迁，尤其是从64层(64L)架构向128层(128L)架构变迁，3DNAND的层(或膜)尺寸相应地减小。减小的层(或膜)尺寸可以造成增加的薄层电阻(sheetresistance)，这继而引起电阻-电容(RC)延迟。在本公开内容中，创造性的概念涉及一种3DNAND器件的新颖结构，并且更具体而言，涉及布置在3DNAND器件的平面的中间位置中的梯级区。梯级区可以进一步耦合至解码结构。解码结构相应地能够在半平面的范围上对平面进行驱动。因此，可以缓解由减小的层(或膜)尺寸引起的RC延迟问题。在本公开内容当中，提供了一种半导体器件。半导体器件可以包括堆叠体，所述堆叠体由在衬底之上交替地堆叠的字线层和绝缘层形成。第一块的第一阶梯可以形成于堆叠体中并且在第一块的第一阵列区之间延伸。第二块的第二阶梯可以形成于堆叠体中并且在第二块的第二阵列区之间延伸。半导体器件可以进一步具有形成于堆叠体中在第一阶梯和第二阶梯之间的连接区。第一阶梯可以具有在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。第一阶梯的梯级还可以在垂直于升台阶方向和降台阶方向的横向下台阶方向上延伸。第二阶梯可以具有在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。第二阶梯的梯级还可以在垂直于降台阶方向和升台阶方向的、与横向下台阶方向相反的方向上延伸。半导体器件包括沟道结构。沟道结构可以形成于连接区、第一阵列区和第二阵列区中，其中，沟道结构从衬底延伸，并且延伸穿过堆叠体的字线层和绝缘层。半导体器件可以具有形成于第一阶梯上并且连接至第一阶梯中的字线层的第一触点结构，以及形成于第二阶梯上并且连接至第二阶梯中的字线层的第二触点结构。在一些实施例中，第一阶梯和第二阶梯通过第一触点结构和第二触点结构来耦合至解码结构。在半导体器件中，缝隙结构可以位于连接区中在第一阶梯和第二阶梯之间。缝隙结构将连接区划分成第一部分和第二部分。第一块包括连接区的第一部分、第一阵列区和第一阶梯，其中，连接区的第一部分被布置为与第一阶梯相邻并且连接至第一阵列区。第二块包括连接区的第二部分、第二阵列区和第二阶梯，其中，连接区的第二部分被布置为与第二阶梯相邻并且连接至第二阵列区。根据本公开内容的另一方面，提供了一种用于制造半导体器件的方法。在所公开的方法中，在半导体器件的衬底之上形成牺牲字线层和绝缘层的初始堆叠体。牺牲字线层和绝缘层在衬底之上交替地设置。之后，在初始堆叠体中图案化出连接区、第一阶梯区和第二阶梯区。随后对初始堆叠体中的第一阶梯区进行整形，以形成第一阶梯，以及对初始堆叠体中的第二阶梯区进行整形，以形成第二阶梯。第一阶梯形成于初始堆叠体的第一块中，并且在第一块的第一阵列区之间延伸。第二阶梯形成于初始堆叠体的第二块中，并且在第二块的第二阵列区之间延伸。连接区形成于初始堆叠体中在第一阶梯和第二阶梯之间。在一些实施例中，为了形成第一阶梯和第二阶梯，可以对第一阶梯区中的牺牲字线层和绝缘层进行整形，以形成在第一横向下台阶方向上延伸的第一梯级，其中，第一梯级将第一阶梯区中的牺牲字线层和绝缘层划分成第一区段(section)和第二区段。可以对第二阶梯区中的牺牲字线层和绝缘层进行整形，以形成在第一横向下台阶方向上延伸的第二梯级，其中，第二梯级将第二阶梯区中的牺牲字线层和绝缘层划分成第三区段和第四区段。第一阶梯区和第二阶梯区由连接区分离。还对第一阶梯区中的牺牲字线层和绝缘层进行整形，以形成在第二横向下台阶方向上延伸的一个或多个梯级，其中，第二横向下台阶方向垂直于第一横向下台阶方向。对第二阶梯区中的牺牲字线层和绝缘层进行整形，以形成在垂直于第一横向下台阶方向的、与第二横向下台阶方向相反的方向上延伸的一个或多个梯级。之后，顺序地对第一阶梯区和第二阶梯区中的牺牲字线层和绝缘层执行抗蚀剂修整工艺和刻蚀工艺，以分别在第一阶梯区和第二阶梯区中形成第一阶梯和第二阶梯。在所公开的方法中，随后可以在初始堆叠体的连接区、第一阵列区和第二阵列区中形成沟道结构，其中，沟道结构从衬底延伸并且延伸穿过初始堆叠体的连接区、第一阵列区和第二阵列区中的牺牲字线层和绝缘层。之后，可以利用由导电材料构成的字线层来代替牺牲字线层。此外，可以在第一阶梯上形成第一触点结构，并且在第二阶梯上形成第二触点结构。第一触点结构连接至第一阶梯中的字线层，以及第二触点结构连接至第二阶梯中的字线层。根据本公开内容的另一方面，提供了一种半导体器件。半导体器件包括存储单元的平面的第一部分，所述存储单元的平面形成于字线层和绝缘层的堆叠体中。字线层和绝缘层在衬底之上交替地堆叠。半导体器件包括堆叠体中形成的存储单元的平面的第二部分。在半导体器件中，在堆叠体中形成梯级区，其中，梯级区位于平面的第一部分和第二部分之间并且耦合至解码结构。半导体器件还包括形成于堆叠体中的多个连接区。连接区延伸跨越在平面的第一部分和平面的第二部分之间的梯级区，以连接平面的第一部分和平面的第二部分，其中，多个阶梯设置在梯级区中，所述多个阶梯被按照交替方式布置在连接区之间。半导体器件还可以包括设置在平面的第一部分和第二部分、以及连接区中的沟道结构。沟道结构从衬底延伸，并且延伸穿过堆叠体的字线层和绝缘层。在一些实施例中，阶梯中的每个阶梯还包括在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。阶梯中的每个阶梯中的梯级还在横向下台阶方向或者与横向下台阶方向相反的方向上延伸，其中，横向下台阶方向垂直于升台阶方向和降台阶方向。此外，阶梯中的每个阶梯可以位于平面的第一部分的第一阵列区和平面的第二部分的第二阵列区之间。在一些实施例中，阶梯中的每者耦合至能够驱动平面的对应解码结构。例如，在降台阶方向上延伸的梯级可以连本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n堆叠体，其包括在衬底之上交替地堆叠的字线层和绝缘层；/n具有形成于所述堆叠体中的第一阶梯的第一块，所述第一阶梯在第一阵列区之间延伸；/n具有形成于所述堆叠体中的第二阶梯的第二块，所述第二阶梯在第二阵列区之间延伸；以及/n形成于所述堆叠体中在所述第一阶梯和所述第二阶梯之间的连接区。/n

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：
堆叠体，其包括在衬底之上交替地堆叠的字线层和绝缘层；
具有形成于所述堆叠体中的第一阶梯的第一块，所述第一阶梯在第一阵列区之间延伸；
具有形成于所述堆叠体中的第二阶梯的第二块，所述第二阶梯在第二阵列区之间延伸；以及
形成于所述堆叠体中在所述第一阶梯和所述第二阶梯之间的连接区。


2.根据权利要求1所述的半导体器件，其中，
所述第一阶梯具有在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。


3.根据权利要求2所述的半导体器件，其中，所述第一阶梯的梯级还在垂直于所述升台阶方向和所述降台阶方向的横向下台阶方向上延伸。


4.根据权利要求3所述的半导体器件，其中，所述第二阶梯具有在所述降台阶方向上延伸的梯级以及在所述相对的升台阶方向上延伸的梯级。


5.根据权利要求4所述的半导体器件，其中，所述第二阶梯的梯级还在垂直于所述降台阶方向和所述升台阶方向的、与所述横向下台阶方向相反的方向上延伸。


6.根据权利要求1所述的半导体器件，还包括：
形成于所述连接区、所述第一阵列区和所述第二阵列区中的沟道结构，所述沟道结构从所述衬底延伸，并且延伸穿过所述堆叠体的所述字线层和所述绝缘层；
形成于所述第一阶梯上并且连接至所述第一阶梯中的所述字线层的第一触点结构；以及
形成于所述第二阶梯上并且连接至所述第二阶梯中的所述字线层的第二触点结构。


7.根据权利要求6所述的半导体器件，其中，所述第一阶梯和所述第二阶梯通过所述第一触点结构和所述第二触点结构来耦合至解码结构。


8.根据权利要求1所述的半导体器件，还包括：
位于所述连接区中在所述第一阶梯和所述第二阶梯之间的缝隙结构，所述缝隙结构将所述连接区划分成第一部分和第二部分，其中，
所述第一块包括所述连接区的所述第一部分、所述第一阵列区和所述第一阶梯，所述连接区的所述第一部分被布置为与所述第一阶梯相邻并且连接至所述第一阵列区，以及
所述第二块包括所述连接区的所述第二部分、所述第二阵列区和所述第二阶梯，所述连接区的所述第二部分被布置为与所述第二阶梯相邻并且连接至所述第二阵列区。


9.一种用于制作半导体器件的方法，包括：
形成在所述半导体器件的衬底之上交替地设置的牺牲字线层和绝缘层的初始堆叠体；
在所述初始堆叠体中图案化出连接区、第一阶梯区和第二阶梯区；
对所述初始堆叠体中的所述第一阶梯区进行整形，以形成第一阶梯；以及
对所述初始堆叠体中的所述第二阶梯区进行整形，以形成第二阶梯，其中，
所述第一阶梯形成于所述初始堆叠体的第一块中，并且在所述第一块的第一阵列区之间延伸，
所述第二阶梯形成于所述初始堆叠体的第二块中，并且在所述第二块的第二阵列区之间延伸，以及
所述连接区形成于所述初始堆叠体中在所述第一阶梯和所述第二阶梯之间。


10.根据权利要求9所述的方法，其中，对所述第一阶梯区和所述第二阶梯区进行所述整形还包括：
对所述第一阶梯区中的所述牺牲字线层和所述绝缘层进行整形，以形成在第一横向下台阶方向上延伸的第一梯级，所述第一梯级将所述第一阶梯区中的所述牺牲字线层和所述绝缘层划分成第一区段和第二区段；
对所述第二阶梯区中的所述牺牲字线层和所述绝缘层进行整形，以形成在所述第一横向下台阶方向上延伸的第二梯级，所述第二梯级将所述第二阶梯区中的所述牺牲字线层和所述绝缘层划分成第三区...

【专利技术属性】
技术研发人员：张中，孙中旺，周文犀，夏志良，张帜，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42