半导体晶体管及其制作方法技术

本发明专利技术公开一种半导体晶体管及其制作方法，其中该半导体晶体管包含一基底，具有第一导电型，其中所述基底具有一主表面；一离子阱，具有一第二导电型，位于所述基底中；彼此相区隔的一源极区和一漏极区，设于所述离子阱中，其中所述源极区和所述漏极区具有所述第一导电型；一外延通道层，具有所述第一导电型，从所述基底的所述主表面长出，并且位于所述源极区和所述漏极区之间；一栅极，设于所述外延通道层上；以及一栅极介电层，位于所述栅极和所述外延通道层之间。

【技术实现步骤摘要】
半导体晶体管及其制作方法
本专利技术涉及半导体
，特别是涉及一种改良的半导体晶体管及其制作方法。
技术介绍
已知，MOSFET元件的结构主要包含形成在硅基底表面上的源极区和漏极区、形成在栅极之间的栅极氧化层，和形成在栅极氧化层上的栅极。在源极区和漏极区之间的硅基底的表面区域被定义为通道区。通道区的长度是源极区和漏极区之间的距离，通常比栅极长度短一些。为了提高MOSFET元件的速度，元件的结构已被缩小到更小的尺寸。微缩元件尺寸的方法之一是缩减栅极长度。然而，栅极长度缩减而发生的最明显的影响之一是栅极控制力的损失，其有时被称为阈值滚降(VTroll-off)。MOSFET元件的阈值电压VT被定义为跨栅极和源极施加的栅极-源极电压Vgs，低于该电压，MOSFET元件的漏极-源极电流Ids接近零。在现有技术中，通常是在沉积多晶硅栅极之前，利用阈值调整离子注入(VTadjustimplant)制作工艺进行硅-栅极氧化层界面处的通道掺杂，以调整晶体管的阈值分布。然而，以上述阈值调整离子注入制作工艺注入的掺质由于扩散，会在接近硅基底表面本文档来自技高网...

【技术保护点】
1.一种半导体晶体管，其特征在于，包含：/n基底，具有第一导电型，其中所述基底具有主表面；/n离子阱，具有第二导电型，位于所述基底中；/n彼此相区隔的源极区和漏极区，设于所述离子阱中，其中所述源极区和所述漏极区具有所述第一导电型；/n外延通道层，具有所述第一导电型，从所述基底的所述主表面长出，并且位于所述源极区和所述漏极区之间；/n栅极，设于所述外延通道层上；以及/n栅极介电层，位于所述栅极和所述外延通道层之间。/n

【技术特征摘要】
1.一种半导体晶体管，其特征在于，包含：
基底，具有第一导电型，其中所述基底具有主表面；
离子阱，具有第二导电型，位于所述基底中；
彼此相区隔的源极区和漏极区，设于所述离子阱中，其中所述源极区和所述漏极区具有所述第一导电型；
外延通道层，具有所述第一导电型，从所述基底的所述主表面长出，并且位于所述源极区和所述漏极区之间；
栅极，设于所述外延通道层上；以及
栅极介电层，位于所述栅极和所述外延通道层之间。


2.如权利要求1所述的半导体晶体管，其中另包含：
浅沟绝缘区，隔离主动区域，其中所述离子阱、所述源极区和所述漏极区位于所述主动区域内。


3.如权利要求2所述的半导体晶体管，其中所述浅沟绝缘区包含沟槽填充层，其中所述沟槽填充层的上部突出于所述基底的所述主表面。


4.如权利要求3所述的半导体晶体管，其中所述外延通道层具有边缘刻面，邻近所述沟槽填充层的所述上部。


5.如权利要求4所述的半导体晶体管，其中所述边缘刻面与所述沟槽填充层的所述上部的侧壁之间的夹角介于0°～45°。


6.如权利要求1所述的半导体晶体管，其中所述第一导电类型为P型，所述第二导电类型为N型。


7.如权利要求1所述的半导体晶体管，其中所述外延通道层包含P型掺杂硅或P型掺杂硅化锗。


8.如权利要求7所述的半导体晶体管，其中所述外延通道层的P型掺质的浓度介于


9.如权利要求7所述的半导体晶体管，其中所述P型掺杂硅化锗的锗浓度介于25at.％～50at.％。


10.如权利要求1所述的半导体晶体管...

【专利技术属性】
技术研发人员：刘昇旭，黄世贤，谈文毅，
申请(专利权)人：联芯集成电路制造厦门有限公司，
类型：发明
国别省市：福建;35