测试电路、方法及其三维芯片技术

本发明专利技术公开一种测试电路、方法及其三维芯片，所述一种测试电路，用于对三维芯片进行测试，所述三维芯片包括逻辑电路、存储阵列及连接所述逻辑电路及所述存储阵列的键合通路，所述键合通路至少包括第一键合通路与第二键合通路，所述逻辑电路包括写控制模块及读控制模块，所述测试电路包括：第一测试模块以及第二测试模块，所述第一测试模块及所述第二测试模块根据第一控制信号及第二控制信号对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列分别进行测试。本发明专利技术可针对三维芯片的存储阵列、逻辑电路以及键合工艺分别进行测试及良率统计。

【技术实现步骤摘要】
测试电路、方法及其三维芯片
本专利技术涉及存储器测试
，具体涉及一种测试电路、方法及其三维芯片。
技术介绍
传统DRAM(DynamicRandom-AccessMemory，动态随机存取内存)生产制造，是在一张晶圆中实现的，即DRAM的存储阵列和逻辑电路在同一家制造厂一次性完成，工艺控制在同一水平，后期制造问题定位容易实现，良率统计以及良率提升也较为简单。为了缩小芯片面积，提升芯片工作的速度，解决存储器和处理器之间性能差异越来越大带来的“存储墙”问题，以SEDRAM(StackembeddedDRAM，异质集成嵌入式动态随机存取内存)结构的三维芯片DRAM存储器应运而生。请参阅图1，SEDRAM300是逻辑电路晶圆301和存储阵列晶圆302通过键合工艺实现的存储器，即DRAM的存储阵列在一张晶圆实现，逻辑电路在另一张晶圆实现，通过键合工艺将两张晶圆贴合在一起。相较于传统DRAM生产过程，SEDRAM存储阵列和逻辑电路通过两次生产工艺实现，同时键合工艺也对DRAM的良率有影响，因此针对SEDRAM，需要在芯片设计以及测试的过程中，解决存储阵列、逻辑电路以及键合工艺的分别测试和良率统计问题。
技术实现思路
本专利技术的目的是提供一种测试电路及方法，可针对三维芯片的存储阵列、逻辑电路以及键合工艺分别进行测试及良率统计。本专利技术实施例提供了以下方案：第一方面，本专利技术实施例提供一种测试电路，用于对三维芯片进行测试，所述三维芯片包括逻辑电路、存储阵列及连接所述逻辑电路及所述存储阵列的键合通路，所述键合通路至少包括第一键合通路与第二键合通路，所述逻辑电路包括写控制模块及读控制模块，所述测试电路包括：第一测试模块，与所述写控制模块、所述读控制模块、所述第一键合通路及所述第二键合通路相连，用于接收第一控制信号，并根据所述第一控制信号控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试；第二测试模块，与所述存储阵列、所述第一键合通路、及所述第二键合通路相连，用于接收第二控制信号，所述第一测试模块及所述第二测试模块根据所述第一控制信号及所述第二控制信号控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及根据所述第一控制信号及所述第二控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。在一种可能的实施例中，所述第一测试模块包括第一反相器及与所述第一反相器相连的第一电路选通单元，所述第一反相器用于接收所述第一控制信号，并输出对应的第一反相信号至所述第一电路选通单元，通过所述第一电路选通单元控制所述写控制模块与所述第一键合通路的连接断开，所述读控制模块与所述第二键合通路的连接断开、且所述写控制模块与所述读控制模块直接相连。在一种可能的实施例中，所述第一电路选通单元包括第一开关、第二开关及第三开关，所述第一开关的第一端连接至所述写控制模块、第二端连接经所述第一键合通路连接至所述第二测试模块，第三端连接至所述第一反相器的输出端，所述第二开关的第一端连接至所述读控制模块，第二端经所述第二键合通路连接至所述第二测试模块，第三端连接至所述第一反相器的输出端，所述第三开关的第一端连接至所述写控制模块、第二端连接至所述读控制模块、第三端连接至第一反相器的输入端。在一种可能的实施例中，所述第二测试模块包括第二反相器及与所述第二反相器相连的第二电路选通单元，所述第二反相器用于接收所述第二控制信号，并输出对应的第二反相信号至所述第二电路选通单元，通过所述和第一电路选通单元及所述第二电路选通单元控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及根据所述第一控制信号及所述第二控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。在一种可能的实施例中，所述第二电路选通单元包括第四开关、第五开关及第六开关，所述第四开关的第一端连接至所述存储阵列、第二端经所述第一键合通道连接至所述第一开关的第二端、第三端连接至所述第二反相器的输出端；所述第五开关的第一端连接至所述存储阵列，第二端经所述第二键合通路连接至所述第二开关的第二端、第三端连接至所述第二反相器的输出端，所述第六开关的第一端连接至所述第四开关的第二端、第二端连接至所述第五开关的第二端、第三端连接至第二反相器的输入端。第二方面，本专利技术实施例提供一种测试方法，用于对三维芯片进行测试，所述三维芯片包括逻辑电路、存储阵列及连接所述逻辑电路及所述存储阵列的第一键合通路与第二键合通路，所述逻辑电路包括写控制模块及读控制模块，所述方法包括：控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试；控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。在一种可能的实施例中，所述控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试，包括：控制所述写控制模块与所述第一键合通路的连接断开；控制所述读控制模块与所述第二键合通路的连接断开；以及控制所述写控制模块与所述读控制模块相连。可选地，所述控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试，包括：控制所述写控制模块与所述第一键合通路相连；控制所述读控制模块与所述第二键合通路相连；控制所述写控制模块与所述读控制模块的连接断开；以及控制所述第一键合通路与所述第二键合通路相连。在一种可能的实施例中，所述对控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试，包括：控制所述写控制模块经所述第一键合通路相连；控制所述读控制模块与所述第二键合通路相连；控制所述写控制模块与所述读控制模块的连接断开；控制所述第一键合通路、所述第二键合通路分别与所述存储阵列相连；以及控制所述第一键合通路与所述第二键合通路的连接断开。第三方面，本专利技术实施例提供一种三维芯片，其特征在于，所述三维芯片包括逻辑电路、存储阵列、连接所述逻辑电路、所述存储阵列的第一键合通路与第二本文档来自技高网...

【技术保护点】
1.一种测试电路，用于对三维芯片进行测试，其特征在于，所述三维芯片包括逻辑电路、存储阵列及连接所述逻辑电路及所述存储阵列的键合通路，所述键合通路至少包括第一键合通路与第二键合通路，所述逻辑电路包括写控制模块及读控制模块，所述测试电路包括：/n第一测试模块，与所述写控制模块、所述读控制模块、所述第一键合通路及所述第二键合通路相连，用于接收第一控制信号，并根据所述第一控制信号控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试；/n第二测试模块，与所述存储阵列、所述第一键合通路、及所述第二键合通路相连，用于接收第二控制信号，所述第一测试模块及所述第二测试模块根据所述第一控制信号及所述第二控制信号控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及根据所述第一控制信号及所述第二控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。/n

【技术特征摘要】
1.一种测试电路，用于对三维芯片进行测试，其特征在于，所述三维芯片包括逻辑电路、存储阵列及连接所述逻辑电路及所述存储阵列的键合通路，所述键合通路至少包括第一键合通路与第二键合通路，所述逻辑电路包括写控制模块及读控制模块，所述测试电路包括：
第一测试模块，与所述写控制模块、所述读控制模块、所述第一键合通路及所述第二键合通路相连，用于接收第一控制信号，并根据所述第一控制信号控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试；
第二测试模块，与所述存储阵列、所述第一键合通路、及所述第二键合通路相连，用于接收第二控制信号，所述第一测试模块及所述第二测试模块根据所述第一控制信号及所述第二控制信号控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及根据所述第一控制信号及所述第二控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。


2.根据权利要求1所述的测试电路，其特征在于，所述第一测试模块包括第一反相器及与所述第一反相器相连的第一电路选通单元，所述第一反相器用于接收所述第一控制信号，并输出对应的第一反相信号至所述第一电路选通单元，通过所述第一电路选通单元控制所述写控制模块与所述第一键合通路的连接断开，所述读控制模块与所述第二键合通路的连接断开、且所述写控制模块与所述读控制模块直接相连。


3.根据权利要求2所述的测试电路，其特征在于，所述第一电路选通单元包括第一开关、第二开关及第三开关，所述第一开关的第一端连接至所述写控制模块、第二端连接经所述第一键合通路连接至所述第二测试模块，第三端连接至所述第一反相器的输出端，所述第二开关的第一端连接至所述读控制模块，第二端经所述第二键合通路连接至所述第二测试模块，第三端连接至所述第一反相器的输出端，所述第三开关的第一端连接至所述写控制模块、第二端连接至所述读控制模块、第三端连接至第一反相器的输入端。


4.根据权利要求3所述的测试电路，其特征在于，所述第二测试模块包括第二反相器及与所述第二反相器相连的第二电路选通单元，所述第二反相器用于接收所述第二控制信号，并输出对应的第二反相信号至所述第二电路选通单元，通过所述第一电路选通单元及所述第二电路选通单元控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及根据所述第一控制信号及所述第二控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。


5.根据权利要求4所述的测试电路，其特征在于，所述第二电路选通单元包括第四开关、第五开关及第六开关，所述第四开关的第一端连接至所述存储阵列、第二端...

【专利技术属性】
技术研发人员：王帆，李华，黄华，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西;61