防止由附加膜的受控破坏形成的侵蚀的带集成电路的器件制造技术

本发明专利技术涉及一种集成电路器件（１），包括：由半导体材料制成的有源膜（２）；与所述有源膜（２）的一个有源表面（４）集成在一起的电路，所述集成电路包括电路元件和至少一个与所述有源表面（４）平齐的接触块（５），附加膜（３），固定到所述有源表面（４）上，附加膜（３）至少局部覆盖有源膜（２）的集成电路。本发明专利技术的特征在于，孔（２０，２３）设置在附加膜（３）中，所述孔（２０，２３）垂直于至少一个电路元件。本发明专利技术尤其适用于芯片卡。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路器件，其包括有源膜和固定在有源膜的一个有源面上的附加膜。本专利技术还涉及带有这些器件的板、带有多个这些器件的半导体材料的片段及制造这些器件的方法。
技术介绍
上述集成电路器件在已经公开的国际申请WO-96/16378，WO97/11442和WO-99/12204中进行了详细的描述。其它器件在于法国提交的专利申请FR-98/081305，FR-98/13029和FR-99/00858中进行了描述，上述专利申请在本专利技术优先权日之时还未公开。这些器件试图处理或存储机密的数据，以便进行诸如各领域中的电子交易，如关于健康、预付电视、电话应用或金融等领域。为此，这些器件包括ROM、RAM、EEPROM、快速PROM或铁磁RAM型的易失和非易失存储器，及中央处理单元或CPU，CPU通过地址和数据总线来管理和分配所述机密数据。在实践中，器件被集成在电子模块中并安装在卡体内，如ISO 7816和14443或GSM11.11和11.14标准中所限定的那样。而且，这些器件的接触块连接与卡体表面平齐的接触区，或连接埋置在卡体中的天线的接触端子上，天线可以使卡与外界联系。根据不同的工作方式，这些卡分为接触卡、非接触卡和混合卡。借助于本专利技术的器件，改善了对在卡中存储或处理的数据的保护。事实上，不再可能发生物理侵蚀，物理侵蚀趋于使附加膜与有源膜断开以获得进入集成电路的非破坏性通道。本专利技术的某些实施例对于所谓光侵蚀也具有上述同样优点，在光侵蚀中，聚集的电磁辐射会干扰芯片的保护性功能。然而，其它一些侵蚀可能会成功地作用于公知的器件。这是通过附加膜的受控破坏而进行的物理侵蚀，特别是通过抛光或蚀刻所述附加膜而进行的侵蚀。由于这些侵蚀，别有用心的人可以接触到集成电路器件的有源表面而不会破坏所述的电路，之后了解到电路的构造而有可能实施上述被禁止的侵蚀(如光侵蚀)，从而得到机密的数据。在抛光侵蚀的情况下，旋转抛光板平行于附加膜的表面。该板以受控的方式腐蚀该膜，直到达到有源表面的程度。在蚀刻侵蚀的情况下，可以采用各种公知的方式。特别是采用RIE方法(即反应离子刻)，这种方法是通过干燥过程来进行。根据该方法，反应化合物的制备在电中性的等离子体中进行，并随后被吸收到器件附加膜的表面，在那里形成化合物的分子膜。在静电场中被大大加速的离子在垂直于器件附加膜的方向受到导引并破坏了分子化合物膜。附加膜或更具体地说是该膜的一部分(不包括与接触块电连接的开口)最终逐渐被破坏掉，而到达活性面的程度。鉴于上述原因，本专利技术试图解决一个具体的问题，即保护集成电路器件，其中集成电路器件包括一个具有半导体材料的有源膜、与所述有源膜的一个有源表面集成在一起的电路和固定在所述有源表面的一个附加膜，所述集成电路包括电路元件和至少一个与所述有源表面平齐的接触块，所述附加膜至少局部覆盖所述有源表面的集成电路以抵御通过受控地破坏附加表面而进行的侵蚀。
技术实现思路
针对上述问题，本专利技术的技术方案旨在提供一种器件，其特征是在附加膜上设置孔，该孔与至少一个电路元件垂直正对。因此，无法再控制附加膜的破坏，与该孔垂直正对的电路元件被破坏。此外，本专利技术的目的还在于生产带有符合本专利技术的器件的卡体，安装有多个本专利技术器件的半导体材料片段，及生产所述器件的方法。附图说明如下的非限定性描述可以使人理解本专利技术是如何实现的。参照附图对本专利技术进行描述，其中图1示出了本专利技术器件的透视图，其连接块与导线相连；图2示出了本专利技术器件的第一实施例变型的分解剖视图；图3示出了本专利技术器件的第二实施例变型的分解剖视图；图4示出了本专利技术器件的第三实施例变型的分解剖视图；图5示出了本专利技术器件的第四实施例变型的分解剖视图；图6示出了本专利技术器件的第五实施例变型的分解剖视图；图7示出了本专利技术器件的第六实施例变型的分解剖视图；图8示出了本专利技术器件的第七实施例变型的分解剖视图；图9示出了安装有多个本专利技术器件的半导体材料片段产品的透视图。具体实施例方式如图1所示，符合本专利技术的集成电路器件1包括活性膜2和附加膜3，所述膜2和3叠加在一起。所述器件1是方形的平形六面体，厚度为200μm，侧边长为2mm。活性膜2优选是薄的，且其厚度大约恒定为10～80μm，如约50μm。其包括由半导体材料(特别是硅)形成的基本次膜和与电路集成为一体的活性次膜。活性次膜的表面构成器件的有源表面4。该有源表面4示出了接触块5，例如数量为5。其还示出了各种电路元件，特别是易失的和非易失的RAM，ROM，EEPROM，快速PROM或铁磁RAM存储器，中央存储单元以及地址和数据总线。至于本专利技术，接触块5是非电路元件。附加膜3具有约150μm的大致恒定厚度。其包括密封次膜6和保护次膜7。密封次膜6由绝缘材料制成，如聚酰亚胺，用于将保护次膜7密封到有源膜2的有源表面4上。该次膜6的厚度是大致恒定的，约为10μm。保护次膜7由半导体材料制成，如单晶硅，可能包括有源元件，如电容器，或无源元件，如用于防止光侵蚀(无论波长长短)的化学颗粒。该次膜7的厚度是大致恒定的，约为140μm。此外，开口8穿透附加膜3，并且垂直正对接触块5。这些开口8用于使接触块5与天线端子和/或电子器件(特别是设计容纳该器件的微型芯片)的接触区电连接。图1示出了借助导线9的连接装置。根据本专利技术，附加膜3还包括一个或几个孔20、21、22、23。这些孔垂直正对一个或几个电路元件。在不构成附加膜3上的横向开口的意义上来说，这些孔优选是为非开放的。因此，别有用心的人无法通过将光导向垂直正对孔的电路元件来实施光侵蚀。在本专利技术的某些方法实施例中，这些非开放孔在向附加膜的一个表面开放这个意义上是无效孔。在本专利技术的其它实施例中，非开放孔并非无效孔，并在附加膜3上形成空腔。孔的构型可以是任意的，如带有矩形或方形截面的柱形，或带有矩形或方形截面并且可能带有截头底部的锥形。它们在附加膜3顶表面的水平上的截面限定了大约100μm2的面积，它们的深度大于或等于密封膜6的厚度，密封膜6的厚度大于或等于10μm。图2-8示出了符合本专利技术的各种实施例，为了方便地看到孔，切开了活性膜2和附加膜3。在图2所示的实施例中，直的圆柱形孔20设置在密封次膜6中。该孔20在附加膜3中是非开放的并且无效的。然而，其穿过密封次膜6并与有源膜2的有源表面4相联系。在图3所示的实施例中，棱锥形孔21设置在保护次膜7中。该孔21在所述次膜7中是非开放的且无效的，更不必说在附加膜3中了。它在与活性膜2的活性表面4相对的附加膜3的表面开口。在图4所示的实施例中，图3所示类型的孔21设置在保护次膜7中。该孔21垂直正对于孔20，孔20与图2中所示的类似并与孔21相对应。在图5所示的实施例中，棱锥形孔22设置在保护次膜7中。该孔22是非开放的，并在附加膜3中形成空腔。该空腔在保护次膜7中形成。该空腔受到密封次膜6的限制。在图6所示的实施例中，类似于图5所示的孔22垂直对应于设置于密封次膜6中的孔20，孔20类似于图2中所示的孔。所有的孔20，22在附加膜3中形成无效的非开放孔。在图7所示的实施例中，非开放孔23设置在附加次膜7中。该孔23是圆锥形的并且在其基部截头。孔23限定了容纳颗粒24的空腔，颗粒24的硬度优选是大于或等于有源膜2的有源次膜本文档来自技高网...

【技术保护点】
集成电路器件（１），包括： 膜（２），包括半导体材料； 与所述有源膜（２）的一个有源表面（４）集成在一起的电路，所述集成的电路包括电路元件和至少一个与所述有源表面（４）平齐的接触块（５）， 附加膜（３），固定到所述有源表面（４），所述附加膜（３）至少局部覆盖所述有源膜（２）的所述集成电路； 其特征在于，孔（２０，２１，２２，２３）设置在附加膜中，所述膜（２０，２１，２２，２３）与至少一个电路元件齐平。

【技术特征摘要】
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【专利技术属性】
技术研发人员：比阿特丽斯邦瓦洛特，罗伯特莱迪尔，
申请(专利权)人：施蓝姆伯格系统公司，
类型：发明
国别省市：FR[法国]