一种改善光刻过程中不同区域光阻高度差的方法技术

本发明专利技术提供一种改善光刻过程中不同区域光阻高度差的方法，提供半导体结构，半导体结构设有多个不同器件结构；多个不同器件结构的多晶硅形成该半导体结构上高密度图形区域和低密度图形区域；在半导体结构上第一次涂布SOC层，SOC层覆盖所述多个不同器件结构；在SOC层上第二次涂布SOC层；光刻打开高密度图形区域的器件结构的多晶硅。本发明专利技术通过光刻材料的优选以及液体材料物理特性使用二次覆盖手法改善不同区域的光阻厚度差异从而增大后续步骤工艺窗口，简化现有工艺。简化现有工艺。简化现有工艺。

【技术实现步骤摘要】
一种改善光刻过程中不同区域光阻高度差的方法


[0001]本专利技术涉及半导体
，特别是涉及一种改善光刻过程中不同区域光阻高度差的方法。

技术介绍

[0002]现有的高介电常数光阻回刻过程中光阻厚度为无法覆盖不同密度的器件结构的多晶硅图形，造成的光阻在高密度图形的多晶硅上堆积，该堆积效应使得大块多晶硅区域过厚需要去除光阻打开；造成后续工艺窗口过小。
[0003]因此，需要提出一种新的方法来解决上述问题。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善光刻过程中不同区域光阻高度差的方法，用于解决现有技术中由于光阻在高密度多晶硅区域的厚度大于光阻在低密度多晶硅区域的厚度，从而造成工艺窗口小的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种改善光刻过程中不同区域光阻高度差的方法，至少包括：
[0006]步骤一、提供半导体结构，所述半导体结构设有多个不同器件结构；所述多个不同器件结构的多晶硅形成该半导体结构上高密度图形区域和低密度图形区域；
[0007]步骤二、在所述半导体结构上第一次涂布SOC层，所述SOC层覆盖所述多个不同器件结构；
[0008]步骤三、在所述SOC层上第二次涂布SOC层；
[0009]步骤四、光刻打开所述高密度图形区域的所述器件结构的多晶硅。
[0010]优选地，步骤一中的所述不同器件结构包括：核心nFET、核心pFET、IO nFET、IO nFET。
[0011]优选地，步骤一中的所述高密度图形区域包括核心nFET、核心pFET、IO nFET、IO nFET。
[0012]优选地，步骤一中的所述不同器件结构包括：NPD、PPU、L
‑
CHN、ISO Pad。
[0013]优选地，步骤一中的所述高密度图形区域包括L
‑
CHN。
[0014]优选地，步骤一中的所述低密度图形区域包括ISO PAD。
[0015]优选地，步骤二中的所述高密度图形区域的所述多晶硅上的SOC层的厚度比所述低密度图形区域的所述多晶硅上的SOC层的厚度多
[0016]优选地，步骤二中的所述L
‑
CHN的所述多晶硅上的SOC层的厚度比所述ISO Pad的所述多晶硅上的SOC层的厚度多
[0017]优选地，步骤三中第二次涂布SOC层后，所述高密度图形区域的所述多晶硅上的SOC层的厚度比所述低密度图形区域的所述多晶硅上的SOC层的厚度多
[0018]优选地，步骤三中第二次涂布SOC层后，所述L
‑
CHN的所述多晶硅上的SOC层的厚度
比所述ISO Pad的所述多晶硅上的SOC层的厚度多
[0019]如上所述，本专利技术的改善光刻过程中不同区域光阻高度差的方法，具有以下有益效果：本专利技术通过光刻材料的优选以及液体材料物理特性使用二次覆盖手法改善不同区域的光阻厚度差异从而增大后续步骤工艺窗口，简化现有工艺。
附图说明
[0020]图1显示为本专利技术中的半导体结构中的高密度图形区域结构示意图；
[0021]图2显示为现有技术中半导体结构上高密度图形区域的多晶硅与低密度图形区域的多晶硅的光阻厚度变化示意图；
[0022]图3显示为不同器件结构对应的多晶硅上光阻厚度和SOC厚度对比示意图；
[0023]图4显示为本专利技术中高密度图形区域和低密度图形区域的SOC层厚度与光阻厚度的曲线对比图；
[0024]图5显示为本专利技术的改善光刻过程中不同区域光阻高度差的方法流程图。
具体实施方式
[0025]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0026]请参阅图N。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0027]本专利技术提供一种改善光刻过程中不同区域光阻高度差的方法，如图5所示，图5显示为本专利技术的改善光刻过程中不同区域光阻高度差的方法流程图，至少包括以下步骤：
[0028]步骤一、提供半导体结构，所述半导体结构设有多个不同器件结构；所述多个不同器件结构的多晶硅形成该半导体结构上高密度图形区域和低密度图形区域；如图1所示，图1显示为本专利技术中的半导体结构中的高密度图形区域结构示意图。
[0029]本专利技术进一步地，本实施例的步骤一中的所述不同器件结构包括：核心nFET、核心pFET、IO nFET、IO nFET。
[0030]本专利技术再进一步地，如图1所示，本实施例的步骤一中的所述高密度图形区域包括核心nFET、核心pFET、IO nFET、IO nFET。
[0031]本专利技术进一步地，如图3所示，图3显示为不同器件结构对应的多晶硅上光阻厚度和SOC厚度对比示意图。在其他实施例中，步骤一中的所述不同器件结构也可以包括：NPD、PPU、L
‑
CHN、ISO Pad。
[0032]如图3所示，再进一步地，步骤一中的所述高密度图形区域包括L
‑
CHN。更进一步地，步骤一中的所述低密度图形区域包括ISO Pad。
[0033]步骤二、在所述半导体结构上第一次涂布SOC层，所述SOC层覆盖所述多个不同器件结构；
[0034]本专利技术进一步地，步骤二中的所述高密度图形区域的所述多晶硅上的SOC层的厚度比所述低密度图形区域的所述多晶硅上的SOC层的厚度多再进一步地，步骤二中的所述L
‑
CHN的所述多晶硅上的SOC层的厚度比所述ISO Pad的所述多晶硅上的SOC层的厚度多如图3所示，图3中的曲线BSL为现有技术中不同器件结构对应的多晶硅上光阻厚度变化曲线；图3中的曲线SOC 2.5K为本专利技术中不同器件结构对应的多晶硅上SOC厚度变化曲线。视所述NPD的SOC层的厚度为0，图3中的所述L
‑
CHN的所述多晶硅上的SOC层的厚度相对所述NPD的SOC层的厚度为而所述ISO Pad的所述多晶硅上的SOC层的厚度相对于所述NPD的SOC层的厚度为因此，所述L
‑
CHN的所述多晶硅上的SOC层的厚度比所述ISO Pad的所述多晶硅上的SOC层的厚度多也就是说，所述高密度图形区域的所述多晶硅上的SOC层的厚度比所述低密度图形区域的所述多晶硅上的SOC层的厚度多对比图2，图2显示为现有技术中半导体结构上高密度图形区域的多晶硅与低密度图形区域的多晶硅的光阻厚度变化示意图。其中NPD为高密度图形区域，ISO Pad为低密度图形本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善光刻过程中不同区域光阻高度差的方法，其特征在于，至少包括：步骤一、提供半导体结构，所述半导体结构设有多个不同器件结构；所述多个不同器件结构的多晶硅形成该半导体结构上高密度图形区域和低密度图形区域；步骤二、在所述半导体结构上第一次涂布SOC层，所述SOC层覆盖所述多个不同器件结构；步骤三、在所述SOC层上第二次涂布SOC层；步骤四、光刻打开所述高密度图形区域的所述器件结构的多晶硅。2.根据权利要求1所述的一种改善光刻过程中不同区域光阻高度差的方法，其特征在于：步骤一中的所述不同器件结构包括：核心nFET、核心pFET、IO nFET、IO nFET。3.根据权利要求2所述的一种改善光刻过程中不同区域光阻高度差的方法，其特征在于：步骤一中的所述高密度图形区域包括核心nFET、核心pFET、IO nFET、IO nFET。4.根据权利要求1所述的一种改善光刻过程中不同区域光阻高度差的方法，其特征在于：步骤一中的所述不同器件结构包括：NPD、PPU、L
‑
CHN、ISO Pad。5.根据权利要求4所述的一种改善光刻过程中不同区域光阻高度差的方法，其特征在于：步骤一中的所述高密度图形区域包...

【专利技术属性】
技术研发人员：付嵛，吴鹏，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：