半导体结构及其制备方法技术

本发明专利技术涉及一种半导体结构及其制备方法，包括：提供基底；于基底内形成初始沟槽；形成牺牲层，牺牲层包括第一部分及第二部分；第一部分填满初始沟槽，第二部分覆盖基底的上表面及第一部分的上表面；于第二部分内形成分割槽，以将第二部分图形化为牺牲图形，牺牲图形与第一部分对应设置；于分割槽内形成填充层，填充层填满分割槽；去除牺牲图形及第一部分，以形成字线沟槽；于字线沟槽内形成埋入式栅极字线。该半导体结构及其制备方法通过两步形成沟槽，使得埋入式栅极字线一半位于有源区内，可以将低对刻蚀工艺的要求，保证工艺的实现能力，并能得到理想的沟道长度，使得半导体结构进入1z时代整体尺寸微缩的情况下仍不受短沟道效应的影响。道效应的影响。道效应的影响。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请涉及半导体
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]随着半导体技术的发展，DRAM(Dynamic Random Access Memory，动态存储器)正朝向高速度、高集成密度、低功耗的方向发展。
[0003]随着半导体器件结构尺寸的微缩，尤其是在关键尺寸小于20nm的DRAM制造过程中，字线的尺寸和有效沟道长度，直接决定了DRAM在电性方面的优良与否。此外，在DRAM的制造工艺中，随着关键尺寸的缩小，对字线的制造要求越来越高，已经达到刻蚀工艺的极限，无法实现高深度和尺寸的平衡，很难得到理想的沟槽长度，1z时代的埋入式栅极字线的尺寸问题亟待解决。

技术实现思路

[0004]基于此，有必要针对现有技术中埋入式字线的尺寸问题提供一种能够延长字线两侧沟道中有效沟道长度的半导体结构及其制备方法。
[0005]为了实现上述目的，一方面，本专利技术提供了一种半导体结构的制备方法，包括如下步骤：
[0006]提供基底；
[0007]于所述基底内形成初始沟槽；
[0008]形成牺牲层，所述牺牲层包括第一部分及第二部分；所述第一部分填满所述初始沟槽，所述第二部分覆盖所述基底的上表面及所述第一部分的上表面；
[0009]于所述第二部分内形成分割槽，以将所述第二部分图形化为牺牲图形，所述牺牲图形与所述第一部分对应设置；
[0010]于所述分割槽内形成填充层，所述填充层填满所述分割槽；
[0011]去除所述牺牲图形及所述第一部分，以形成字线沟槽；
[0012]于所述字线沟槽内形成埋入式栅极字线。
[0013]在其中一个实施例中，基于自对准双重成像工艺形成所述分割槽。
[0014]在其中一个实施例中，所述牺牲层包括氮化钛层。
[0015]在其中一个实施例中，所述于所述分割槽内形成填充层，所述填充层填满所述分割槽包括：
[0016]形成填充材料层，所述填充材料层填满所述分割槽，并覆盖所述牺牲图形的上表面；
[0017]去除位于所述牺牲图形上的所述填充材料层，保留于所述分割槽内的所述填充材料层即为所述填充层。
[0018]在其中一个实施例中，所述于所述字线沟槽内形成埋入式栅极字线包括：
[0019]于所述字线沟槽的侧壁及底部形成栅氧化层；
[0020]于所述字线沟槽内形成导电层，所述导电层位于所述栅氧化层的表面。
[0021]在其中一个实施例中，所述于所述字线沟槽的侧壁及底部形成栅氧化层包括：
[0022]对所得结构进行热处理，以于所述字线沟槽的侧壁及底部形成所述栅氧化层。
[0023]在其中一个实施例中，所述填充层包括硅层。
[0024]在其中一个实施例中，所述对所得结构进行热处理的过程中，所述填充层发生硅离子的晶型融合。
[0025]在其中一个实施例中，所述基底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个呈阵列排布的有源区；热处理后的所述填充层位于所述字线沟槽之间的所述有源区及所述浅沟槽隔离结构的上表面；形成所述导电层的过程中还包括：去除位于所述浅沟槽隔离结构上表面的所述填充层，以于所述浅沟槽隔离结构上方形成隔离槽。
[0026]在其中一个实施例中，所述导电层的上表面低于所述字线沟槽的上表面，形成所述导电层之后还包括：
[0027]于所述字线沟槽内形成顶层介质层，并于所述隔离槽内形成隔离结构；所述顶层介质层、所述导电层及所述栅氧化层共同构成所述埋入式栅极字线。
[0028]在其中一个实施例中，所述于所述字线沟槽内形成顶层介质层，并于所述隔离槽内形成隔离结构包括：
[0029]于所述字线沟槽内及所述隔离槽内形成填充介质层，位于所述字线沟槽内的填充介质层即为所述顶层介质层，位于所述隔离槽内的所述填充介质层即为所述隔离结构。
[0030]在其中一个实施例中，所述填充介质层还覆盖所述埋入式栅极字线及所述隔离结构的上表面。
[0031]在其中一个实施例中，于所述字线沟槽内及所述隔离槽内形成氮化硅层作为所述填充介质层。
[0032]在其中一个实施例中，所述有源区沿第一方向延伸，所述埋入式栅极字线沿第二方向延伸，所述第二方向与所述第一方向相交。
[0033]本专利技术还提供了一种半导体结构，所述半导体结构采用上述任一实施例中所述的半导体结构的制备方法制备而得到。
[0034]本专利技术的半导体结构及其制备方法具有如下有益效果：
[0035]本专利技术的半导体结构的制备方法，通过两步形成沟槽，使得埋入式栅极字线一半位于有源区内，可以将低对刻蚀工艺的要求，保证工艺的实现能力，并能得到理想的沟道长度，使得半导体结构进入1z时代整体尺寸微缩的情况下仍不受短沟道效应的影响。
[0036]本专利技术的半导体结构具有漏斗梯形的字线结构，该结构延长了字线两侧沟道中有效沟道长度，使得该半导体结构在进入1z时代整体尺寸微缩的情况下，仍不受短沟道效应的影响。
附图说明
[0037]为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以
根据这些附图获得其他的附图。
[0038]图1为本申请一个实施例中提供的半导体结构的制备方法的流程图；
[0039]图2为本申请一个实施例中提供的半导体结构的制备方法中，步骤S10所得结构的截面示意图；
[0040]图3为本申请一个实施例中提供的半导体结构的制备方法中，于基底的上表面形成图形化掩膜层的步骤所得结构的截面示意图；
[0041]图4为本申请一个实施例中提供的半导体结构的制备方法中，步骤S20所得结构的截面示意图；
[0042]图5为本申请一个实施例中提供的半导体结构的制备方法中，于初始沟槽的侧壁形成第一侧壁氧化层的步骤所得结构的截面示意图；
[0043]图6为本申请一个实施例中提供的半导体结构的制备方法中，步骤S60所得结构的截面示意图；
[0044]图7为本申请一个实施例中提供的半导体结构的制备方法中，于牺牲层的上表面形成由下至上以此叠置的第一掩膜层、第二掩膜层、第三掩膜层及第一图形化光刻胶层的步骤所得结构的截面示意图；
[0045]图8为本申请一个实施例中提供的半导体结构的制备方法中，把第一图形化光刻胶层的图形转移至第二掩膜层上的步骤所得结构的截面示意图；
[0046]图9为本申请一个实施例中提供的半导体结构的制备方法中，将第一图形化光刻胶层化为侧壁图形的步骤所得结构的截面示意图；
[0047]图10为本申请一个实施例中提供的半导体结构的制备方法中，步骤S40所得结构的截面示意图；
[0048]图11为本申请一个实施例中提供的半导体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供基底；于所述基底内形成初始沟槽；形成牺牲层，所述牺牲层包括第一部分及第二部分；所述第一部分填满所述初始沟槽，所述第二部分覆盖所述基底的上表面及所述第一部分的上表面；于所述第二部分内形成分割槽，以将所述第二部分图形化为牺牲图形，所述牺牲图形与所述第一部分对应设置；于所述分割槽内形成填充层，所述填充层填满所述分割槽；去除所述牺牲图形及所述第一部分，以形成字线沟槽；于所述字线沟槽内形成埋入式栅极字线。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，基于自对准双重成像工艺形成所述分割槽。3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述牺牲层包括氮化钛层。4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述分割槽内形成填充层，所述填充层填满所述分割槽包括：形成填充材料层，所述填充材料层填满所述分割槽，并覆盖所述牺牲图形的上表面；去除位于所述牺牲图形上的所述填充材料层，保留于所述分割槽内的所述填充材料层即为所述填充层。5.根据权利要求1至4中任一项所述的半导体结构的制备方法，其特征在于，所述于所述字线沟槽内形成埋入式栅极字线包括：于所述字线沟槽的侧壁及底部形成栅氧化层；于所述字线沟槽内形成导电层，所述导电层位于所述栅氧化层的表面。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述于所述字线沟槽的侧壁及底部形成栅氧化层包括：对所得结构进行热处理，以于所述字线沟槽的侧壁及底部形成所述栅氧化层。7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述填充层包括硅层。8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述对所得结构进行热处理的过程...

【专利技术属性】
技术研发人员：于业笑，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：