用于产生随机数的锁存电子电路制造技术

一种物理随机数发生器具有用来响应一个或多个电压输入信号和时钟信号的接收而产生随机数位的双稳态锁存器。电压源提供用于将双稳态锁存器激发到亚稳态的一个或多个电压输入信号。时钟提供用于触发双稳态锁存器的时钟信号。双稳态锁存器当被触发时，锁存随所述一个或多个电压输入信号激发的亚稳态而变的随机数位。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般来说涉及物理随机数发生器(即，一种通过以不可确定的方式操作装置的一个或多个元件而产生表示数字的一位或多位的装置)。本专利技术特别涉及便于把物理随机数发生器结合在各种类型的电子装置内的物理随机数发生器的工作效率。附图说明图1说明通过双稳态锁存器的一个或多个输入激发双稳态锁存器的亚稳态的一种可能的方法。当双稳态锁存器的每个输入的电压电平等于或超过某个高逻辑电压电平VHL时，能以高度确定性来预先确定双稳态锁存器的每个输出(即，稳态)。类似地，当双稳态锁存器的每个输入的电压电平等于或低于某个低逻辑电压电平VLL时，同样也能以高度确定性来预先确定双稳态锁存器的每个输出。相反，当双稳态锁存器的任何输入的电压电平在高逻辑电压电平VHL和低逻辑电压电平VLL之间(即，一个不确定范围)时，双稳态锁存器的每个输出无法以任何确定性程度来预先确定(即，亚稳态)。本专利技术激发双稳态锁存器的亚稳态作为物理随机数发生器的基础。本专利技术的不同方面是新颖的、非显而易见的，并提供了各种各样的优点。虽然这里包含的本专利技术的实质只能参照所附权利要求来确定，但是下面还是简要描述了作为这里公开的实施例的特点的一些特征。本专利技术的一种形式是包括电压源、时钟和双稳态锁存器的物理随机数发生器。电压源用来提供一个或多个用于将双稳态锁存器激发到亚稳态的电压输入信号。时钟用来提供用于触发双稳态锁存器的时钟信号。双稳态锁存器用来锁存随机数位以响应时钟信号对双稳态锁存器的触发，随机数位随电压输入信号将双稳态锁存器激发到亚稳态的操作而定。通过结合附图阅读目前优选实施例的以下详细描述，本专利技术的前述形式及其它形式、特征和优点将变得更加明显。详细描述和附图只是说明本专利技术，而不是限定，本专利技术的范围由所附权利要求及其等效物来确定。图1说明用于激发双稳态锁存器的亚稳态的数据电压范围的图解；图2说明按照本专利技术的物理随机数发生器的基本实施例的框图；图3说明按照本专利技术的物理随机数发生器的第一实施例的示意图；图4说明按照本专利技术的物理随机数发生器的第二实施例的示意图；图5说明按照本专利技术的物理随机数发生器的第三实施例的示意图；图6说明按照本专利技术的物理随机数发生器的第四实施例的示意图；图7说明按照本专利技术的物理随机数产生系统的基本实施例的框图；图2说明一种包括常规电压源20、常规时钟30和常规双稳态锁存器40的物理随机数发生器10(下文中称“PRNG 10”)。电压源20提供具有用于将双稳态锁存器40激发到亚稳态的逻辑电压电平的电压输入信号VIN。时钟30提供用于触发双稳态锁存器40(即，边沿触发或电平触发)的时钟信号CS。在每次时钟信号CS触发双稳态锁存器40时，双稳态锁存器40锁存随电压源20提供的电压输入信号VIN所激发的亚稳态而变的随机数位RNB。或者，当被触发时，双稳态锁存器40能锁存随电压源20提供的多个电压输入信号VIN所激发的亚稳态而变的随机数位RNB。随机数位RNB的逻辑电压电平是‘0’(即，如图1所示的低逻辑电压电平VLL)或‘1’(即，如图1所示的高逻辑电压电平VHL)的随机性是基于双稳态锁存器40的内部噪声(例如，热噪声、结噪声、散粒噪声或本领域中公知的其它类型的噪声)。双稳态锁存器40的这种亚稳表现是由逻辑电压电平处于双稳态锁存器40的不确定范围内的电压输入信号VIN所激发的，例如图1所示的不确定逻辑电压电平VIL。电压输入信号VIN的逻辑电压电平最好在双稳态锁存器40的不确定范围的中值附近。当触发双稳态锁存器40时，双稳态锁存器40的亚稳态起作用，从而以某个逻辑电压电平来锁存随机数位RNB，该逻辑电压电平反映了电压输入信号VIN的逻辑电压电平被双稳态锁存器40看作等于低逻辑电压电平VLL还是等于高逻辑电压电平VHL。按照本专利技术的电压源20、时钟30和双稳态锁存器40的配置数目是没有限制的。另外，由电压源20向双稳态锁存器40传送电压输入信号VIN以及由时钟30向双稳态锁存器40传送时钟信号CS可以用许多方式实现(例如，电、光、声和/或磁方式)。按照本专利技术的PRNG10的实施例数目本质上是无限的。图3-6说明的PRNG 10的四个实施例的下列描述以针对电压源20和双稳态锁存器40的共同温度相关性的操作说明为前提。这种共同温度相关性可以通过采用在同一芯片上的电压源20和双稳态锁存器40的标准库单元来很好地实现。此外，电压源20和双稳态锁存器40之间的短电耦合防止了非随机信号影响双稳态锁存器40的随机行为。这种短电耦合还可以通过采用在同一芯片上的电压源20和双稳态锁存器40来实现。图3说明作为PRNG 10(图1)的一个实施例的物理随机数发生器11(下面称为“PRNG 11”)。PRNG 11包括双稳态锁存器，其形式为D型触发器41(下面称为“触发器41”)，它具有通过配置为分压器的电阻R1和电阻R2的形式与电压源电耦合的数据输入端D。触发器41还有与所示时钟30电耦合的时钟输入端。电阻R1和R2与电源电压VSS电耦合，从而产生电压输入信号VIN。选择电阻R1和R2的电阻值以产生具有用于将触发器41激发到亚稳态的逻辑电压电平的电压输入信号VIN。当每次时钟信号CS触发该触发器41时，触发器41在数据输出端Q锁存随机数位RNB，它随电压输入信号VIN激发的亚稳态而变。在PRNG 11的一个备选实施例中，可以采用JK触发器来代替触发器41。图4说明作为PRNG 10(图1)的另一个实施例的物理随机数发生器12(下面称为“PRNG 12”)。PRNG 12包括具有以电容器C的形式与电压源电耦合的数据输入端D的触发器41，电容器通过常规的脉冲发生器21和三态门22以高开关频率来充电和放电。电容器C的高频充电和放电产生具有用于将触发器41激发到亚稳态的逻辑电压电平的电压输入信号VIN。当每次时钟信号CS触发该触发器41时，触发器41在数据输出端Q锁存随机数位RNB，它随电压输入信号VIN激发的亚稳态而变。在PRNG 12的一个备选实施例中，可以采用JK触发器来代替触发器41。图5说明作为PRNG 10(图1)的另一个实施例的物理随机数发生器13(下面称为“PRNG 13”)。PRNG 13包括触发器41，它的数据输入端D以CMOS晶体管T1和CMOS晶体管T2的形式与电压源电耦合，用于产生具有用于将触发器41激发到亚稳态的逻辑电压电平的电压输入信号VIN。当每次时钟信号CS触发该触发器41时，触发器41在数据输出端Q锁存随电压输入信号VIN激发的亚稳态而变的随机数位RNB。在PRNG 13的一个备选实施例中，可以采用JK触发器来代替触发器41。图6说明作为PRNG 10(图1)的另一个实施例的物理随机数发生器14(下面称为“PRNG 14”)。PRNG 14包括触发器41，它的数据输入端D与“与非”门26电耦合，用于向触发器41提供电压输入信号VIN。“与非”门25的至少一个输入端与“与非”门25的输出端电耦合以提供负DC反馈，由此电压输入信号VIN具有用于将触发器41激发到亚稳态的逻辑电压电平。当每次时钟信号CS触发该触发器41时，触发器41在数据输出端Q锁存随电压输入信号VIN激发的亚稳态而变的随机数位RNB。在PRNG 11的一个备选实施例中，可以采本文档来自技高网...

【技术保护点】
一种物理随机数发生器，包括：双稳态锁存器；可用来提供一个或多个用于将所述双稳态锁存器激发到亚稳态的电压输入信号的电压源；以及可用来提供用于触发所述双稳态锁存器的时钟信号的时钟，其中所述双稳态锁存器可用来响应时 钟信号对所述双稳态锁存器的触发而锁存随机数位，所述随机数位是随一个或多个电压输入信号将所述双稳态锁存器激发到亚稳态的操作而变的。

【技术特征摘要】
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【专利技术属性】
技术研发人员：L哈斯，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]