本发明专利技术的目的为提供一种存储器控制装置，其中防止连续访问ＳＤＲＡＭ的同一存储体，使处理时间得到改善。本发明专利技术的存储器控制装置（１０５）控制含有多个存储体并且可利用存储体划分模式连续访问的存储器。本发明专利技术结构上做成控制通过存储器控制装置（１０５）访问ＳＤＲＡＭ（８０８）的组件（８０４、８０５、８０６）的优先级，使来自所述多个组件的存储器访问请求连续访问所述ＳＤＲＡＭ（８０８）的不同存储体。
【技术实现步骤摘要】
本专利技术涉及电子设备中控制由多个存储体构成的存储器的存储器控制装置。
技术介绍
近年来，不断使用能与时钟同步地高速进行个人计算机中频繁使用的高速 缓存器的脉冲串传输的同步动态随机存取存储器(下文略为SDRAM)。此SDRAM 可切换存储体划分模式的连续存取模式和随机存取模式。存储体划分模式中， 作为4个存储区，具有2位存储体信号是"00"的存储体0，是"01"的存 储体l，是"10"的存储体2，是"11"的存储体3。 一面利用时钟控制切换该 存储体0、存储体l、存储体2和存储体3， 一面进行访问，可在进行从第l个 访问的存储体读出数据的期间，进行下一个存储体地址的取入。如图18所示，现有的控制这种SDRAM的存储器控制装置800由存储器控 制单元802、以及协调与等待信号产生部803构成，控制从多个组件804、 805、 806、 807对SDRAM808的访问(例如参考JP8 — 212175A公报)。从多个组件804、 805、 806、 807分别将存储地址信号(MADR)、数据信 号(DATA)和读出/写入(RD / WR)输入到各组件对应的存储器控制部809、 810、 811、 812，将多个组件804、 805、 806、 807的存储器访问请求信号(CS) 输入到协调与等待信号产生部803，该协调与等待信号产生部803将等待信号 (Wait)送回到多个组件804、 805、 806、 807。与从协调与等待信号产生部 803收到存储器访问允许信号(Enable)的组件对应的控制部控制所允许的组 件对SDRAM的访问。说明一例使用该存储器控制装置的SDRAM的读访问定时。 这里，用存储体划分模式使该SDRAM808运作。例如，使来自组件的存储地址的位10和位3与SDKAM的存储体信号关联,该位为"00" 、 "01" 、 "10" 、 "11"，则分别选择存储体0、存储体1、 存储体2、存储体3。如图19所示， 一面按照时钟(图19 (A))切换多个组 件的行地址(R0、 R2、 R3)和列地址(C0、 Cl、 C2、 C3)， 一面对SDRAM808 输出存储器命令(图19 (B))和存储地址(图19 (C))。从输入与存储体0 对应的读命令901开始，经过3个时钟脉冲后输出从存储体0读出的数据(图 19 (D) ) DOO、 DOl。 D01是后续于D00的地址数据，意味着一个地址输入能输 出2个字的数据。仅需要1个字的份额时，不需要DOl，不将其传送到进行存 储器访问的组件。能用称为"CAS潜伏时间"的、SDR認808中具有的模式设定 改变输出数据前的时钟脉冲数。可用称为"脉冲串长度"的模式设定改变用1 个地址输入进行处理的数据数。例如，将"CAS潜伏时间"取为"3"，将"脉 冲串长度"取为"2"。在末尾数据(即2字输出)时，按数据DOl的输出定时自动进行多个存储 体的预充电。存储体l、存储体2、存储体3也相同。这样，对SDRAM808的存 储体O、存储体l、存储体2、存储体3—面进行切换， 一面进行访问，从而连 续访问，无间隙。然而，已有的存储器控制装置中，在单一组件访问存储体划分模式的 SDRAM808的情况下，输出连续访问同-一存储体(例如为存储体1)的存储地址， 则不断访问存储体l。这时，在对存储体1的预充电操作结束前，不能对存储 体1输出地址，存在产生不能访问SDR認的徒劳无用周期的问题。因此，单一组件访问SDRAM时，考虑通过以单一组件方不连续访问同一存 储体的方式产生存储地址，解决上述问题。然而，在多个组件访问SDRAM时， 极难使多个组件作存储器访问时的存储体相互控制，因而有可能连续访问同一 存储体。例如，组件804访问存储体1后，组件805要访问存储体1时，对同一存 储体的访问连续。这时，在对存储体1的预充电操作结束前，不能对存储体1 输出地址。S卩，产生不能访问SDRAM808的无用周期。又，已有的存储器控制装置801中，在从SDRAM808读出数据的读访问后 进行对SDRAM808写入数据的写访问时，根据SDRAM808的规范，产生不能访问 SDRAM的无用周期。因此，存在的问题是在多个组件804、 805、 806、 807请 求读访问后，接着请求写访问时，与连续进行写访问时和连续进行读访问时相 比，访问SDR認808的周期数增多。而且，为了保持内部数据，SDRAM808必须每一固定时间执行刷新操作，所 以在多个组件804、 805、 806、 807的存储器访问之间执行刷新操作。多个组 件804、 805、 806、 807的写访问请求后执行刷新操作，则根据SDRAM808的规 范，有时产生无用周期。本专利技术的目的为提供一种存储器控制装置，其中改变存储器访问的优先 级，以不连续访问SDRAM的同一存储体，从而改善处理时间；改变存储器访问 的优先级，使读访问后不连着进行写访问，从而减少存储器访问周期数，又改 变存储器访问的优先级，使写访问后不连着迸行刷新操作，从而减少存储器访 问周期数。
技术实现思路
为了解决上述课题，第l本专利技术的存储器控制装置，协调来自多个组件的 存储器访问的协调电路改变优先级，以便访问与眼前允许存储器访问的存储体 不同的存储体。该第1本专利技术是在对含有多个存储体的存储器进行控制的存储器控制装置 中，具有对来自多个组件的访问所述存储器用的存储器访问请求进行协调的 协调电路，根据来自所述协调电路的控制信号产生对所述存储器的存储器命令 的命令产生块，接收来自所述协调电路允许访问的组件的存储地址并将其输出 到所述存储器的地址产生块，以及将来自所述协调电路允许访问的所述组件的 写入数据或来自所述存储器的读出数据加以锁存，并且进行允许访问的所述组 件与所述存储器之间的数据收发的数据锁存块；所述协调电路改变所述多个组 件的存储器访问优先级，使其访问与眼前允许作存储器访问的存储体不同的存 储体。第2本专利技术是在所述第1本专利技术的存储器控制装置中，所述协调电路具有 包含接收来自所述多个组件的存储器请求和存储地址并根据收到的存储地址 判断是否对同一存储体的访问的存储体判断单元并且指示产生允许信号的请 求接收块，指定来自所述多个组件的存储器访问的优先级的存储器访问优先级 指定单元，在来自所述多个组件的存储器访问请求是对与眼前访问的存储体相 同的存储体的访问请求时选择下一个允许访问的组件的存储体相同时优先级 指定单元，接受来自所述请求接收块的允许信号产生指示并对允许访问所述存 储器的组件输出允许信号的允许信号产生块，以及接受来自所述请求接收块的控制信号产生指示并产生各控制信号的控制信号产生块。第3本专利技术是在所述第l专利技术的存储器控制装置中，所述协调电路使对访 问与眼前允许作存储器访问的存储体相同的存储体的组件的存储器访问优先 级降低。第4本专利技术是在所述第l本专利技术的存储器控制装置中，所述协调电路使对 访问与眼前允许作存储器访问的存储体不同的存储体的组件的存储器访问优 先级升高。第5本专利技术是在所述第1本专利技术的存储器控制装置中，所述协调电路在眼 前允许访问的存储体与下一存储器访问中请求的存储体相同时，使存储器访问 优先级降低。第6本专利技术是在所述第2本专利技术的存储器控制本文档来自技高网...
【技术保护点】
一种存储器控制装置，对含有多个存储体的存储器进行控制，其特征在于，包括按一定时间间隔请求刷新操作以保持所述存储器的内部数据的刷新请求块，对来自多个组件的访问所述存储器用的存储器访问请求和来自所述刷新请求块的刷新请求进行协调的 协调电路，根据来自所述协调电路的控制信号，产生对所述存储器的存储器命令的命令产生块，接收来自所述协调电路允许访问的组件的存储地址，并将其输出到所述存储器的地址产生块，以及将来自所述协调电路允许访问的所述组件的写入数据 或来自所述存储器的读出数据加以锁存，并且进行允许访问的所述组件与所述存储器之间的数据收发的数据锁存块；所述协调电路在眼前允许的存储器访问是写访问时，改变来自所述刷新请求块的刷新请求的优先级。
【技术特征摘要】
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【专利技术属性】
技术研发人员：秋月麻水子，青木透，上田泰志，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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