多处理器连接电路制造技术

本实用新型专利技术公开了一种多处理器连接电路，为解决现有技术多处理器连接电路中连接有多个闪存，从而成本高、加工和维护不方便的问题而设计；本实用新型专利技术的多处理器连接电路包括至少两个处理器，所述处理器之间通过总线连接，且所述处理器中至少两个分别经连接单元连接到第一闪存。本实用新型专利技术实施例特别适用于带有多处理器的单板电路。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及带有处理器的电路，特别涉及一种多处理器连接电路。
技术介绍
CPU(Central Processing Unit，中央处理器)系统的架构，无论是采用通用CPU还是ASIC(Application Specific Integrated Circuit，专用集成电路)内嵌CPU，结构上都比较类似。如图1所示，与CPU连接的外围电路中，首先会有一个BIOS(Basic Input Output System，基本输入输出系统)保存启动代码和启动时的基本配置，然后会有一个FLASH(闪存)存储应用程序。现在的通常做法都是将二者合并。BIOS保存在FLASH中的一个固定区域(如基地址开始之后的一段空间)，很少做修改；应用程序存储在FLASH的其他空间。有的系统中还把外挂在CPU上的EEPROM(Electrically Erasable Programmable Read OnlyMemory，电可擦可编程只读存储器)也合并到FLASH里面。另外，与CPU连接的还有GPIO(General Purpose I/O Port，通用输入输出接口)、调试接口、外挂缓存接口等。目前的多路业务板中，大都存在多个业务芯片。这些业务芯片通常内嵌CPU，并需要外挂FLASH(用于存储启动代码和应用程序等)。图2是一个典型的多路业务板连接框图(以4路为例)：该框图对应的单板上有一个主CPU，外挂一个FLASH。另外有4个业务芯片与主CPU通过总线连接，由于内嵌CPU，都需要外挂FLASH和SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存取存储器)。各业务芯片之间相互独立，FLASH和SDRAM都不可共享。单板上的逻辑芯片，包括CPLD(Complex Programmable Logical Device，复杂可编程-->逻辑器件)、EPLD(Electrically Programmable Logic Device，电可编程逻辑器件)、FPGA(Field Programmable Gate Array，现场可编程门阵列)等，对所有的业务芯片做一些基本控制，如复位。专利技术人发现现有技术中至少存在如下问题：由于存在多个FLASH，对单板的成本、生产、维护等都造成一定困难，详述如下：成本方面：多片FLASH的物料成本较高。加工方面：1)按照业内通常做法，多片FLASH都需要先烧后贴，数量越多加工时间越长；2)生产过程中，需要对单板上的FLASH进行测试，由于FLASH和CPU之间间隔有业务芯片，不便进行测试，即使业务芯片支持测试，主CPU对FLASH的故障定位也只能定位到某一片FLASH失败，而无法定位到具体哪个地址；3)多个FLASH存在，会降低产品的直通率。维护方面：多个FLASH的升级会比较麻烦。
技术实现思路
本技术实施例提供一种成本低、加工和维护方便的多处理器连接电路。为达到上述目的，本技术采用的技术方案为：一种多处理器连接电路，包括至少两个处理器，所述处理器之间通过总线连接，且所述处理器中至少两个分别经连接单元连接到第一闪存。本技术实施例提供的技术方案中，至少两个处理器经连接单元连接到第一闪存，从而共用该闪存，与现有技术中每个处理器单独连接一个闪存相比，减少了闪存的数量，从而能够使整个电路的成本降低、加工和维护更加方便。附图说明图1是现有技术中CPU系统架构框图；图2是现有技术中多路业务板连接框图；-->图3是本技术实施例一的连接框图；图4是本技术实施例二的连接框图；图5是本技术实施例三的连接框图；图6是本技术实施例四的连接框图。具体实施方式为解决现有技术中多处理器连接电路中连接有多个闪存，从而成本高、加工和维护不方便的问题，本技术实施例提供一种多处理器连接电路，所采用的技术方案是将电路中连接的多个闪存合并，使多个处理器共用一个闪存，从而改善所述问题。下面结合附图对本技术实施例作详细说明。实施例一：如图3所示的电路中，处理器为主CPU和内嵌有CPU的业务芯片。主CPU通过本地总线连接有一个逻辑芯片、一个FLASH2(即第二闪存)和四个业务芯片。各业务芯片分别经驱动器连接到FLASH1(即第一闪存)，同时各自连接一个SDRAM。本实施例将多个业务芯片分别经连接单元(此处采用驱动器)连接到一个FLASH，从而共用该FLASH，减少了电路中FLASH的数量。连接单元的作用首先是用于连接业务芯片和FLASH，其次为了防止业务芯片之间的干扰，连接单元在业务芯片和FLASH之间还要有隔离的功能。连接单元可以采用驱动器和/或逻辑芯片，也可以采用其它具有同样功能的设备。逻辑芯片还通过控制线分别连接到各个业务芯片和驱动器，用于控制多个业务芯片的启动，包括复位、读写信号，保证在任一时刻最多只有一个业务芯片对FLASH1进行读操作。由此可以控制多个业务芯片依次上电，从FLASH1中读取程序以进行启动。依次启动完毕后，逻辑芯片控制驱动器断开，保证各业务-->芯片访问自己的SDRAM不受其他影响。本实施例中，所述驱动器采用74LVTH16244和74LVTH16245(下面简称244和245)。驱动器的控制信号如244的OE(输出允许)、245的OE(输出允许)/DIR(方向选择)，都由逻辑芯片通过所述控制线发出。单个业务芯片访问FLASH1的流程详述如下：当某个业务芯片需要访问FLASH1时，逻辑芯片发出控制信号实现该业务芯片的解复位和与之相连的驱动器导通，并控制其它业务芯片处于复位中，同时与其它业务芯片相连的驱动器处于三态，从而实现该业务芯片对FLASH1单独访问，不受其他芯片的影响。在业务芯片与FLASH1连接的该接口中，存在着单向传送的地址总线和双向传送的数据总线。其中，业务芯片1与FLASH1之间采用双向传送的驱动器245；业务芯片2与FLASH1之间采用单向传送驱动器244和双向传送的驱动器245，244用于连接地址总线，245用于连接数据总线。业务芯片2的这种连接方式，结合总线的特点，使用相应的驱动器进行连接，从而可以实现成本和控制的最优。另外，为了FLASH1加载、装备测试的需要，逻辑芯片还通过总线连接到FLASH1(如图3中虚线所示)。在FLASH1加载或装备测试时，先控制所有驱动器不通，然后主CPU通过逻辑芯片对FLASH1进行读写操作，从而方便FLASH1的加载或测试；且对FLASH1的故障定位时，由于没有业务芯片的间隔，所以能够确定具体地址。而在业务芯片对FLASH1进行读的时候，需要设置逻辑芯片的相关管脚为三态，使逻辑芯片与FLASH1之间的连接断开，避免对业务芯片的访问产生影响。本实施例中，对业务芯片和驱动器的控制还可以有另一种实现方式：如果主CPU有多余的GPIO，则可以通过该GPIO接出控制线对业务芯片和驱动器的进行控制，使任一时刻只有一个业务芯片对FLASH1进行读操作，从而省去逻辑芯片，-->同时所述FLASH1可以直接连接到主CPU。由上可知，本实施例将与业务芯片连接的FLASH进行了合并，减少了FLASH的数量，从而具有以下优点：降低成本；能够减少FLASH老化所需要的时本文档来自技高网...

【技术保护点】
一种多处理器连接电路，其特征在于，包括至少两个处理器，所述处理器之间通过总线连接，且所述处理器中至少两个分别经连接单元连接到第一闪存。

【技术特征摘要】
1、一种多处理器连接电路，其特征在于，包括至少两个处理器，所述处理器之间通过总线连接，且所述处理器中至少两个分别经连接单元连接到第一闪存。2、根据权利要求1所述的多处理器连接电路，其特征在于，所述连接单元为驱动器和/或逻辑芯片。3、根据权利要求1所述的多处理器连接电路，其特征在于，所述处理器包括一个主处理器和至少两个从处理器，其中，所述从处理器分别经驱动器连接到所述第一闪存；所述主处理器通过所述总线连接到第二闪存；所述主处理器还通过控制线分别连接到所述从处理器和驱动器，用于向所述从处理器和驱动器发送控制信号，使任一时刻只有一个从处理器对所述第一闪存进行读操作。4、根据权利要求1所述的多处理器连接电路，其特征在于，所述处理器包括一个主处理器和至少两个从处理器，其中，所述从处理器分别经驱动器连接到所述第一闪存；所述主处理器通过所述总线连接到第二闪存和一个逻辑芯片；所述逻辑芯片还通过控制线分别连接到所述从处理器和驱动器，用于向所述从处理器和驱动器发送控制信号，使任一时刻只有一个从处理器对所述第一闪存进行读操作。5、根据权利要求4所述的多处理器连接电路，其特征在于，所述逻辑芯片还连接到所述第一闪存。6、根据权利要求1所述的多处理器连接电路，其特征在于，所述处理器包括一个主处理器和至少两个从处理器，其中，所述主处理器通过所述总线连接到第二闪存和一个逻辑芯片；所述从处理器分别通过总线经所述逻辑芯片连接到所述第一闪存；所述逻辑芯片还通过控制线分别连接到所述从处理器，用于向所述从处理器发送控制信号，使任一时刻只有一个从处理器对所述第一闪存进行读操作。7、根据权利要求1...

【专利技术属性】
技术研发人员：陈涛，吴彪，张彬，
申请(专利权)人：华为技术有限公司，
类型：实用新型
国别省市：94[中国|深圳]