将处理器连接到ASIC的方法和装置制造方法及图纸

本发明专利技术涉及一种将处理器连接到ＡＳＩＣ的方法和设备。在该设备中，处理器生成从ＡＳＩＣ读取数据和将数据写入ＡＳＩＣ时使用的控制信号。该设备包括从处理器接收控制信号，根据接收的信号生成读和写信号的装置（１０）。装置（１０）由根据接收的信号改变其状态的异步状态机来实现。装置（１０）状态的改变不需要同步时钟信号。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术包括一种将处理器连接到ASIC的方法，在该方法中，处理器生成从ASIC读取数据和将数据写入ASIC时使用的控制信号，在该方法中，接收处理器所生成的控制信号，根据接收的控制信号生成读和写信号。本专利技术也包括一种将处理器连接到ASIC的设备，该处理器生成从ASIC读取数据和将数据写入ASIC时使用的控制信号，该设备包括从处理器接收控制信号，根据接收的控制信号生成读和写信号的装置。在电子设备中，使用了一种处理器环境，其中将处理器集成到某个外部处理或部件，例如ASIC(应用特定集成电路)。通过不同的输入和输出电路，例如触发器，来实现集成。集成还包括传送信号的不同类型的总线结构。传送的信号可以包括例如数据、控制或状态信号。在该处理器环境中，信号通常在以同步或异步模式工作的多个不同部件中处理。不同部件中的处理要求部件的互连。但是，部件的互连不是一项简单的工作，因为信号通常要求精确的定时。例如ASIC到数字DPS处理器中数据总线的连接会引起定时问题，因而使得信号的传输和处理复杂化。在部件的互连过程中，必须将例如通信频率、控制信号、总线结构和不同信号值考虑在内。尤其是部件的高频操作会导致信号定时的问题。处理器的数据总线由不同控制信号控制。通过所述控制信号将数据写入数据总线和从数据总线读取数据。对控制信号进行非常精确的定时相当重要，它使得操作可以在所需时刻进行。但是，生成和定时控制信号非常困难。定时问题已通过互连电路之间不同类型的接口结构来解决。接口结构已经同步。现有技术接口结构仅部分解决了读写操作中出现的定时问题。DSP处理器和ASIC之间已采用了不同类型的同步触发器，即FF方案。此外，根据从处理器到达AISC的信号生成了OR元件信号，OR元件信号用作ASIC数据和地址寄存器的时钟信号。该方案中采用的触发器已同步到处理器所提供的时钟信号。如果出于某种原因而失去同步，那么信号到达一种被称为亚稳定性的状态。处于亚稳定状态的信号是不稳定的，会引发不可预测和不希望出现的操作。GB-A-2217064描述了一种多处理器系统，包括共同处理数据的至少两个异步处理器。在该系统中，处理器通过异步状态机实现握手。但是，处理器在握手期间期望来自另一方的某种响应。US 5339395描述了一种处理器的外设和数据总线之间数据传输所采用的接口设备。该处理器根据地址从存储器取回数据，完成检索操作。该接口可以同时包括同步和异步操作模式。但是，现有技术文档中给出的方案采用了这样一种状态机，它根据接收的时钟信号改变状态。EP 744684给出了一种ASIC总线接口方案。该总线接口使得时钟信号可以在ASIC和处理器之间实时连接。该方案包括主状态机和若干同步状态机。但是，该设备包括时钟生成器，用于为每个同步状态机生成时钟信号。本专利技术的目的是实现一种设备，该设备应用于DSP处理器和ASIC之间，可以消除读写操作期间涉及的定时问题。该目的通过前序中给出的方法实现，其特征在于，由根据接收的控制信号改变其状态的异步状态机接收控制信号，生成读和写信号，而不需要向状态机提供同步时钟信号。该目的通过前序中给出的设备实现，其特征在于，该装置由根据接收的控制信号改变其状态的异步状态机实现，装置状态的改变不需要同步时钟信号。本专利技术的设备具有许多优点。该设备使用了异步状态机，利用控制信号生成读写信号，而不会出现任何定时问题。定时问题的消除使得数据总能够写入所需目的地和从所需目的地读出。本专利技术的设备使得处理器和ASIC中可以使用不同的时钟信号。不同时钟信号使得例如处理器得以更新，而不会引起ASIC操作的问题。下面结合附图的例子详细描述本专利技术，在附图中附图说明图1示出了本专利技术的第一优选实施例，图2示出了本专利技术设备所采用的状态机的状态图，图3详细示出了本专利技术的设备，图4详细示出了状态机的结构。图1示出了本专利技术设备的第一优选实施例。该设备用于两个数字电路之间。在该图给出的方案中，所述电路是DSP处理器和ASIC。在电路之间提供定时信号，但是这些定时信号不需要与现有技术方案所采用的定时信号一样精确。该设备包括装置20，数据写入该装备，并从该装备读出。实际上，装置20在ASIC中用作存储器。此外，该设备包括装置30，用于生成读写所需的地址。根据所述地址完成数据的读写。本专利技术尤其适用于例如AT&T 16XX DSP处理器系列。实际上，装置30位于ASIC。DSP处理器生成ENA(选通)和RWN(不读/写)控制信号。ENA信号用作电路中的芯片选择信号。ASIC的读和写操作通过ENA信号完成。根据RWN信号的状态，将数据写入ASIC，或从ASIC读出。此外，该设备包括装置10，用于修改处理器生成的控制信号。装置10对信号的修改使得存储器的读写操作以受控方式进行。装置10生成的定时信号使得处理器能对ASIC进行读写，而不会出现定时问题。实际上，装置10由异步状态机(AFSM＝异步有限状态机)实现。装置10根据ENA和RWN信号生成RD(读)、WR(写)和AUTOINC信号。装置10可以独立改变它们的状态，而不需要等待同步信号到达。该装置还包括用作计数器的装置40。装置10生成的AUTOINC信号用于表明已进行的读操作。例如在字符组读操作期间，读操作指示使得上述计数器的值增加。为处理器预定义了一个地址空间，该处理器通常根据给定的地址定位其操作。如果需要，处理器可以根据其中定义的寄存器寻址到例如某个位置。AUTOINC信号确保将处理器操作发送到所需位置。装置10生成的读写信号通过单独的地址信号寻址到所需位置。AUTOINC和装置10生成的写信号用于控制装置40，尤其是在FIFO类型操作中控制装置40。装置10根据接收的控制信号改变其状态。图2给出的状态图说明了该装置的状态迁移。注意影响状态迁移的状态迁移条件尤为重要。在从一个状态迁移到另一状态时，只使用两个信号。首先，将XRESET信号传送给装置10。如果XRESET信号降为‘0’，则进行装置的初始化，装置10变化到空闲写状态。在该图中，空闲写状态的值为‘000’。装置10保持在该状态，直到ENA信号降低。如果ENA信号降低，那么空闲写状态变化到读状态，其值是例如‘010’。只要RWN信号较高而ENA信号较低，装置10就保持在该状态。从读状态可以迁移到两个不同状态空闲读状态和写状态。如果ENA信号升高，则读状态迁移到空闲读状态。空闲读状态接收值‘110’。维持空闲读状态，一直到ENA信号降低。这样，在空闲读状态，ENA信号的值保持较高。如果ENA信号降低，那么空闲读状态改变回读状态。如果ENA信号保持较低，而RWN信号到达‘0’，那么读状态迁移到写状态。如果ENA信号升高，则写状态改变回空闲写状态。实际上，装置10按照上述状态迁移条件改变其状态。可以根据到达信号的活动级改变状态迁移条件中使用的信号的活动级。这样，从一个状态迁移到另一状态的迁移条件可以变化，因而在例如信号降低而不是升高时，状态可以改变。在该图中，点线示出了一些状态，这些状态用以确保从一个状态到另一状态的迁移过程中仅改变一个比特的状态。图3详细示出了处理器和ASIC之间的设备。除了上述装置之外，该设备包括装置50。装置50包括多个触发器51、52本文档来自技高网...

【技术保护点】
一种将处理器连接到ＡＳＩＣ的方法，在该方法中，处理器生成从ＡＳＩＣ读取数据和将数据写入ＡＳＩＣ时使用的控制信号，在该方法中，接收处理器所生成的控制信号，根据接收的控制信号生成读和写信号，其特征在于，根据接收的控制信号改变其状态的异步状态机接收控制信号，生成读和写信号，而不需要向状态机提供同步时钟信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：奥利皮莱南，阿奇哈普南，
申请(专利权)人：诺基亚网络有限公司，
类型：发明
国别省市：FI[芬兰]