【技术实现步骤摘要】
一种集成抗辐射高压SOI器件及其制造方法
本专利技术涉及半导体
，特别涉及一种集成抗辐射高压SOI器件及其制造方法。
技术介绍
静电放电现象广泛存在于自然界中，它是引起集成电路产品失效的重要原因之一。集成电路产品在其生产制造以及装配过程中很容易受到静电放电的影响，造成产品的可靠性降低，甚至损坏。静电保护（Electro-StaticDischarge，ESD器件）设计是集成电路可靠性设计的重要组成部分，并且随着集成电路工艺的发展，会面临更多的挑战。研究可靠性高和静电保护性能强的静电放电保护器件和电路对提高集成电路成品率和可靠性具有不可忽视的作用。SCR（SiliconControlledRectifier，可控硅整流器）器件具有存在回滞特性、导通电阻小、占据芯片面积小、提供最大保护能力等优点，被广泛应用于解决ESD器件问题。空间辐射环境下，该结构被触发导通，在电源与地之间形成低阻抗大电流电路，导致电路无法正常工作，甚至烧毁的现象称为单粒子闩锁（SEL，SingleEventLatch-up）。特别是对于抗辐射高压集成电...
【技术保护点】
1.一种集成抗辐射高压SOI器件，其特征在于，包括依次形成的P型衬底（11）、埋氧化层（21）、N型外延层（13）；所述N型外延层（13）表面设置有高压NMOS器件（71）、高压PMOS器件（72）、高压ESD器件（73）；/n所述集成抗辐射高压SOI器件还包括隔离氧化层（22）、栅氧化层（23）、金属前介质层（24）、第一P型掺杂区（41）、第二P型掺杂区（42）、第三P型掺杂区（43）、第四P型掺杂区（44）、第五P型掺杂区（45）、第一N型掺杂区（31）、第二N型掺杂区（32）、多晶硅（51）、多晶栅电极（52）、源极金属电极（61）、漏极金属电极（62）、阳极金属电...
【技术特征摘要】
1.一种集成抗辐射高压SOI器件，其特征在于，包括依次形成的P型衬底（11）、埋氧化层（21）、N型外延层（13）；所述N型外延层（13）表面设置有高压NMOS器件（71）、高压PMOS器件（72）、高压ESD器件（73）；
所述集成抗辐射高压SOI器件还包括隔离氧化层（22）、栅氧化层（23）、金属前介质层（24）、第一P型掺杂区（41）、第二P型掺杂区（42）、第三P型掺杂区（43）、第四P型掺杂区（44）、第五P型掺杂区（45）、第一N型掺杂区（31）、第二N型掺杂区（32）、多晶硅（51）、多晶栅电极（52）、源极金属电极（61）、漏极金属电极（62）、阳极金属电极（63）、阴极金属电极（64）；
第一N型掺杂区（31）设置在高压NMOS器件（71）中的第二P型掺杂区（42），第三P型掺杂区（43）设置在高压PMOS器件（72）中的N型外延层（13）中；第一P型掺杂区（41）在第二P型掺杂区（42）下界面，设置在埋氧化层（21）的上界面，第四P型掺杂区（44）设置在第二P型掺杂区（42）的上表面。
2.如权利要求1所述的集成抗辐射高压SOI器件，其特征在于，所述第四P型掺杂区（44）表面设置有阳极金属电极（63）。
3.一种集成抗辐射高压SOI器件的制造方法，其特征在于，包括：
依次形成P型衬底（11）、埋氧化层（21）和顶层硅（12）；采用离子注入工艺，在顶层硅（12）上注入P型杂质，形成第一P型掺杂区（41）；
在埋氧化层（21）上形成N型外延层（13）；在N型外延层（13）上腐蚀深硅槽，并通过氧化工艺，在硅槽的侧壁氧化形成隔离氧化层（22）；
采用淀积工艺，在深硅槽内填充多晶硅（51），多晶硅（51）腐蚀后，在其上表面淀积隔离氧化层（22），形成深槽隔离结构；在高压NMOS器件（71）和高压ESD器件（73）区域注入P型杂质，并通过退火工艺形成第二P型掺杂区（42）；
在高压NMOS器件（71）中的第二P型掺杂区（42）内注入N型杂质，并通过退火工艺形成第一N型掺杂区（31）；在高压PMOS器件（72）和高压ESD器件（73）区域...
【专利技术属性】
技术研发人员：李燕妃，孙家林，朱少立，谢儒彬，顾祥，吴建伟，洪根深，贺琪，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏;32
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