半导体器件及制作方法技术

本发明专利技术提供一种半导体器件，包括：P型衬底，在P型衬底上设有N型掺杂外延层，在N型掺杂外延层上设有高压区和低压区，在高压区与低压区之间设有高低压结终端区，在低压区和高低压结终端区之间设有第一P型隔离柱，在高压区和高低压结终端区之间设有第二P型隔离柱，在第一P型隔离柱上连接第二P型隔离柱，所述第一P型隔离柱和第二P型隔离柱形成一个或多个封闭区域，高压器件设置在所述封闭区域中。所述高压器件为JFET器件、LDMOS器件、LIGBT器件、功率二极管器件中的一种或多种。本发明专利技术提高了芯片面积的利用率，从而降低了集成电路的成本。

【技术实现步骤摘要】
半导体器件及制作方法
本专利技术涉及一种半导体器件，尤其是一种易于集成的功率半导体器件。
技术介绍
随着集成电路技术的日新月异，集成电路也日益朝着高密度，高性能，高可靠性等方向发展。高密度要求集成电路中能够集成多种不同电路与器件，充分利用集成电路的有限面积来实现尽可能多的功能。对于集成电路尤其是模拟集成电路而言，芯片内部一般被分为高压区，低压区以及将高压区及低压区隔离的高低压结终端区。有些更为复杂的模拟电路，由于各个区域的工作电压不同，整个芯片还会被分为更多的电压工作区，不同的电压工作区之间都需要设置合适的隔离。目前常用的适用于单芯片集成芯片内部的隔离技术有PN结隔离和SOI隔离技术，其中，由于PN结隔离技术实现了成本和性能之间的最佳折衷，因此PN结隔离技术是功率集成电路中应用最为广泛的隔离技术。然而，当PN结隔离技术用于较高电压的隔离时，往往需要较大的面积来承担高压，这就与集成电路高密度的发展需要相矛盾。
技术实现思路
本专利技术的目的是克服现有技术中存在的PN结隔离占用面积过大和集成电路高密度的发展需要相本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：P型衬底(001)，在P型衬底(001)上设有N型掺杂外延层(008)，在N型掺杂外延层(008)上设有高压区(110)和低压区(140)，在高压区(110)与低压区(140)之间设有高低压结终端区(120)，其特征在于，在低压区(140)和高低压结终端区(120)之间设有第一P型隔离柱(130a)，在高压区(110)和高低压结终端区(120)之间设有第二P型隔离柱(130b)，在第一P型隔离柱(130a)上连接第二P型隔离柱(130b)，所述第一P型隔离柱(130a)和第二P型隔离柱(130b)形成一个或多个封闭区域，高压器件设置在所述封闭区域中。/n

【技术特征摘要】
1.一种半导体器件，包括：P型衬底(001)，在P型衬底(001)上设有N型掺杂外延层(008)，在N型掺杂外延层(008)上设有高压区(110)和低压区(140)，在高压区(110)与低压区(140)之间设有高低压结终端区(120)，其特征在于，在低压区(140)和高低压结终端区(120)之间设有第一P型隔离柱(130a)，在高压区(110)和高低压结终端区(120)之间设有第二P型隔离柱(130b)，在第一P型隔离柱(130a)上连接第二P型隔离柱(130b)，所述第一P型隔离柱(130a)和第二P型隔离柱(130b)形成一个或多个封闭区域，高压器件设置在所述封闭区域中。


2.如权利要求1所述的半导体器件，其特征在于，
所述高压器件为JFET器件，包括P型衬底(001)，所述第一P型隔离柱(130a)和第二P型隔离柱(130b)均包括自下而上依次设置的P型埋层(002)和P型深阱(004)；P型埋层(002)位于N型掺杂外延层(008)和P型衬底(001)交界处，所述P型埋层(002)通过P型深阱(004)引到表面；其中第一P型隔离柱(130a)的P型深阱(004)通过P型高浓度接触(006)与栅极金属(014)相连；第一P型隔离柱(130a)和第二P型隔离柱(130b)之间的N型掺杂外延层(008)区域作为高压器件的漂移区，在漂移区中靠近栅极金属(014)的一侧设有N型高浓度接触(005)与源极金属(011)相连，远离栅极金属(014)的另一侧设有N型高浓度接触(005)与漏极金属(013)相连，在所述N型掺杂外延层(008)的上方设有场氧化层，在场氧化层上方靠源极金属(011)朝中间的一侧设有栅极多晶硅(012)，栅极多晶硅(012)和场氧化层之间设有栅极氧化层(010)；在栅极多晶硅(012)下方的N型掺杂外延层(008)和P型衬底(001)交界处还设有岛型的P型埋层(002)。


3.如权利要求1所述的半导体器件，其特征在于，
所述高压器件为JFET器件，包括P型衬底(001)，所述第一P型隔离柱(130a)和第二P型隔离柱(130b)均包括自下而上依次设置的P型埋层(002)、P型区域(003)和P型深阱(004)；P型埋层(002)位于N型掺杂外延层(008)和P型衬底(001)交界处，所述P型埋层(002)通过P型区域(003)和P型深阱(004)引到表面；其中第一P型隔离柱(130a)的P型深阱(004)通过P型高浓度接触(006)与栅极金属(014)相连；第一P型隔离柱(130a)和第二P型隔离柱(130b)之间的N型掺杂外延层(008)区域作为高压器件的漂移区，在漂移区中靠近栅极金属(014)的一侧设有N型高浓度接触(005)与源极金属(011)相连，远离栅极金属(014)的另一侧设有N型高浓度接触(005)与漏极金属(013)相连，在所述N型掺杂外延层(008)的上方设有场氧化层，在场氧化层上方靠源极金属(011)朝中间的一侧设有栅极多晶硅(012)，栅极多晶硅(012)和场氧化层之间设有栅极氧化层(010)；在栅极多晶硅(012)下方的N型掺杂外延层(008)和P型衬底(001)交界处还设有岛型的P型埋层(002)，所述岛型的P型埋层(002)上方设有P型区域(003)。


4.如权利要求1所述的半导体器件，其特征在于，
所述高压器件为JFET器件，包括P型衬底(001)，所述第一P型隔离柱(130a)和第二P型隔离柱(130b)均包括自下而上依次设置的P型埋层(002)、P型区域(003)和P型深阱(004)；P型埋层(002)位于N型掺杂外延层(008)和P型衬底(001)交界处，所述P型埋层(002)通过P型区域(003)和P型深阱(004)引到表面；其中第一P型隔离柱(130a)的P型深阱(004)通过P型高浓度接触(006)与栅极金属(014)相连；第一P型隔离柱(130a)和第二P型隔离柱(130b)之间的N型掺杂外延层(008)区域作为高压器件的漂移区，在漂移区中靠近栅极金属(014)的一侧设有N型高浓度接触(005)与源极金属(011)相连，远离栅极金属(014)的另一侧设有N型高浓度接触(005)与漏极金属(013)相连，在所述N型掺杂外延层(008)的上方设有场氧化层，在场氧化层上方靠源极金属(011)朝中间的一侧设有栅极多晶硅(012)，栅极多晶硅(012)和场氧化层之间设有栅极氧化层(010)；其中，第一P型隔离柱(130a)的P型埋层(002)、P型区域(003)均横向向中间延伸至栅极多晶硅(012)下方。


5.如权利要求1所述的半导体器件，其特征在于，
所述高压器件为JFET器件，包括P型衬底(001)，所述第一P型隔离柱(130a)和第二P型隔离柱(130b)均包括自下而上依次设置的P型埋层(002)、P型区域(003)和P型深阱(004)；P型埋层(002)位于N型掺杂外延层(008)和P型衬底(001)交界处，所述P型埋层(002)通过P型区域(003)和P型深阱(004)引到表面；其中第一P型隔离柱(130a)的P型深阱(004)通过P型高浓度接触(006)与栅极金属(014)相连；第一P型隔离柱(130a)和第二P型隔离柱(130b)之间的N型掺杂外延层(008)区域作为高压器件的漂移区，在漂移区中靠近栅极金属(014)的一侧设有N型高浓度接触(005)与源极金属(011)相连，远离栅极金属(014)的另一侧设有N型高浓度接触(005)与漏极金属(013)相连，在所述N型掺杂外延层(008)的上方设有场氧化层；在漂移区中靠近源极金属(011)朝中间的一侧设有纵向沟槽(020)，所述纵向沟槽(020)内设有由氧化层包裹的栅极多晶硅(012)；栅极多晶硅(012)下方的N型掺杂外延层(008)和P型衬底(001)交界处还设有岛型的P型埋层(002)，所述岛型的P型埋层(002)上方设有P型区域(003)。


6.如权利要求1所述的半导体器件，其特征在于，
所述高压器件为JFET器件，包括P型衬底(001)，所述第一P型隔离柱(130a)和第二P型隔离柱(130b)均包括自下而上依次设置的P型埋层(002)、P型区域(003)和P型深阱(004)；P型埋层(002)位于N型掺杂外延层(008)和P型衬底(001)交界处，所述P型埋层(002)通过P型区域(003)和P型深阱(004)引到表面；其中第一P型隔离柱(130a)的P型深阱(004)通过P型高浓度接触(006)与栅极金属(014)相连；第一P型隔离柱(130a)和第二P型隔离柱(130b)之间的N型掺杂外延层(008)区域作为高压器件的漂移区，在漂移区中靠近栅极金属(014)的一侧设有N型高浓度接触(005)与源极金属(011)相连，远离栅极金属(014)的另一侧设有N型高浓度接触(005)与漏极金属(013)相连，在所述N型掺杂外延层(008)的上方设有场氧化层；在漂移区中靠近源极金属(01...

【专利技术属性】
技术研发人员：朱袁正，周锦程，叶鹏，杨卓，刘晶晶，
申请(专利权)人：无锡新洁能股份有限公司，
类型：发明
国别省市：江苏;32