半导体组体制造技术

本发明专利技术公开一种半导体组体，其包括半导体芯片、第一布线结构及第二布线结构。第二布线结构包括弯翘平衡件、核心层、顶部增层及底部增层。弯翘平衡件被核心层侧向环绕，且较佳具有高于100GPa的弹性模数。顶部及底部增层通过两者间的弯翘平衡件及核心层相互电性连接。第一布线结构通过重叠于弯翘平衡件上方的连接点设置于顶部增层上方。通过弯翘平衡件的高模数，可平衡局部热-机械应力以抑制第一与第二布线结构的翘曲及弯曲。此外，将第一布线结构安设于第二布线结构上方的作法可对芯片提供阶段式扇出路由，以提高绕线效率及生产合格率。率。率。

【技术实现步骤摘要】
半导体组体


[0001]本专利技术是关于一种半导体组体，尤指一种具有双布线结构及弯翘平衡件的半导体组体。

技术介绍

[0002]高效能微处理器及ASIC需要更先进的封装技术，如覆晶组装，以达到各种效能需求。然而，现有层压基板的绕线密度一般较低，因此对具有高I/O密度的芯片没有足够的互连能力。通过半加成制程制成的无芯基板可满足需求。然而，如机械完整性及可靠度的其他特征却尚未获得解决(请参见美国专利案8,227,703及8,860,205)。此因为覆晶组体在芯片安设于基板上后趋于弯翘(如图1所示)。此因热膨胀系数(CTE)不匹配而引起的弯翘可能会导致半导体芯片15与树脂层11上电路层13之间断开连接，因而导致覆晶组体不可靠，尤其是非常大的晶粒或超小凸块组体(请参见美国专利案9,185,799及10,068,812)。
[0003]有鉴于最近基板的各种发展阶段及限制，目前亟需发展可符合超高绕线密度需求且亦可达到高阶组体可靠度的互连系统。

技术实现思路

[0004]本专利技术的目的为提供一种半导体组体，其中半导体芯片通过多个凸块连接至第一布线结构。该第一布线结构具有高绕线密度，并作为半导体芯片的第一级互连，使得信号具连续性及完整性。接着，第一布线结构连接至嵌有弯翘平衡件的第二布线结构。由于弯翘平衡件为具有高弹性模数的材料，故可平衡热循环期间因CTE不匹配所引起的局部热-机械应力，以抑制第一布线结构及覆晶组体的翘曲及弯曲，因而确保生产合格率及组体可靠度。
[0005]依据上述及其他目的，本专利技术提供一种半导体组体，其包括：一半导体芯片；一第一布线结构，其包括交替形成的至少一介电层及至少一导电层，其中该半导体芯片通过多个凸块电性连接至该第一布线结构；以及一第二布线结构，其包括：一弯翘平衡件，其具有一顶面、一底面及一外围侧壁；一核心层，其具有一顶面及一底面，并侧向环绕该弯翘平衡件的该外围侧壁；一顶部增层，其设置于该弯翘平衡件与该核心层的顶面上方；以及一底部增层，其设置于该弯翘平衡件与该核心层的底面下方，并通过该弯翘平衡件与该核心层的至少一者电性连接至该顶部增层。该第一布线结构通过多个连接点电性连接至该第二布线结构，其中该多个连接点重叠于该弯翘平衡件上方，且该多个凸块重叠于该第一布线结构上方。
[0006]本专利技术的上述及其他特征与优点可通过下述优选实施例的详细叙述更加清楚明了。
附图说明
[0007]参考随附图式，本专利技术可通过下述优选实施例的详细叙述更加清楚明了，其中：
[0008]图1为现有覆晶组体的剖视图；
[0009]图2为本专利技术第一实施例中，第一布线结构形成于牺牲载板上的剖视图；
[0010]图3为本专利技术第一实施例中，弯翘平衡件的剖视图；
[0011]图4为本专利技术第一实施例中，图3结构上提供核心层的剖视图；
[0012]图5为本专利技术第一实施例中，图4结构上提供顶部增层及底部增层以完成第二布线结构制作的剖视图；
[0013]图6为本专利技术第一实施例中，图2结构连接至图5第二布线结构的剖视图；
[0014]图7为本专利技术第一实施例中，图6结构上提供底胶的剖视图；
[0015]图8为本专利技术第一实施例中，图7结构移除牺牲载板后以完成互连基板制作的剖视图；
[0016]图9为本专利技术第一实施例中，半导体芯片电性连接至图8互连基板的半导体组体剖视图；
[0017]图10为本专利技术第一实施例中，另一方案的互连基板剖视图；
[0018]图11为本专利技术第一实施例中，半导体芯片电性连接至图10互连基板的半导体组体剖视图；
[0019]图12为本专利技术第二实施例中，第二布线结构的剖视图；
[0020]图13为本专利技术第二实施例中，第一布线结构连接至图12第二布线结构的互连基板剖视图；
[0021]图14为本专利技术第二实施例中，半导体芯片连接至图13互连基板及额外第一布线结构的半导体组体剖视图；
[0022]图15为本专利技术第二实施例中，另一方案的第二布线结构剖视图；
[0023]图16为本专利技术第二实施例中，半导体芯片通过第一布线结构电性连接至图15第二布线结构的半导体组体剖视图；
[0024]图17为本专利技术第三实施例中，半导体组体的剖视图；
[0025]图18为本专利技术第三实施例中，另一方案的半导体组体剖视图；
[0026]图19为本专利技术第四实施例中，半导体组体的剖视图；以及
[0027]图20为本专利技术第四实施例中，另一方案的半导体组体剖视图。
[0028]附图标记说明：11-树脂层；13-电路层；15-半导体芯片；201-第一布线结构；202-第一布线结构；203-额外第一布线结构；21-介电层；23-导电层；27-金属化贯孔；30-牺牲载板；401-第二布线结构；402-第二布线结构；403-第二布线结构；404-第二布线结构；405-第二布线结构；406-第二布线结构；407-第二布线结构；408-第二布线结构；41-弯翘平衡件；411-高模数板；413-顶部接触垫；415-底部接触垫；417-金属化贯通孔；43-核心层；431-通孔；433-顶部图案化金属；435-底部图案化金属；437-垂直连接件；45-修饰接合基质；451-树脂黏着剂；453-调节件；46-顶部增层；461-接合树脂；462-顶部连续交错纤维片；463-导电线；467-金属化贯孔；47-底部增层；471-接合树脂；472-底部连续交错纤维片；473-导电线；477-金属化贯孔；51-连接点；52-连接点；53-凸块；54-凸块；55-凸块；61-半导体芯片；62-半导体芯片；71-底胶；72-底胶。
具体实施方式
[0029]在下文中，将提供一实施例以详细说明本专利技术的实施方案。本专利技术的优点以及功
效将通过本专利技术所公开的内容而更为显著。在此说明所附的图式为简化过且做为示例用。图式中所示的元件数量、形状及尺寸可依据实际情况而进行修改，且元件的配置可能更为复杂。本专利技术中也可进行其他方面的实践或应用，且不偏离本专利技术所定义的精神及范畴的条件下，可进行各种变化以及调整。
[0030][实施例1][0031]图2-图9为本专利技术第一实施例中，一种半导体组体的制作方法图，该半导体组体包括一第一布线结构、一第二布线结构及半导体芯片。
[0032]图2为第一布线结构201可拆分地贴附于牺牲载板30的剖视图。第一布线结构201可通过增层制程直接形成于牺牲载板30上。该牺牲载板30可由任何可剥离或可移除的材料制成，例如硅、铜、铝、铁、镍、锡或其合金。于此实施例中，该第一布线结构201示为多层增层电路，其包括交替轮流形成的多层介电层21及多层导电层23。导电层23中的最内层侧向延伸于牺牲载板30上，而其他层则侧向延伸于其对应的介电层21上，并包括金属化贯孔27于介电层21中。
[0033]图3为顶面及底面处分别具有顶部接触垫413及底部接触垫415的弯翘平衡件41剖视图。为具有所需的刚度本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体组体，其特征在于，包括：一半导体芯片；一第一布线结构，其包括交替形成的至少一介电层及至少一导电层，其中该半导体芯片通过多个凸块电性连接至该第一布线结构；以及一第二布线结构，其包括：一弯翘平衡件，其具有一顶面、一底面及一外围侧壁；一核心层，其具有一顶面及一底面，并侧向环绕该弯翘平衡件的该外围侧壁；一顶部增层，其设置于该弯翘平衡件的该顶面与该核心层的该顶面上方；以及一底部增层，其设置于该弯翘平衡件的该底面与该核心层的该底面下方，并通过该弯翘平衡件与该核心层的至少一者电性连接至该顶部增层，其中该第一布线结构通过多个连接点电性连接至该第二布线结构，且该多个连接点重叠于该弯翘平衡件上方。2.如权利要求1所述的半导体组体，其特征在于，该弯翘平衡件的弹性模数高于该核心层的弹性模数。3.如权利要求1或2所述的半导体组体，其特征在于，该弯翘平衡件的弹性模数高于100GPa。4.如权利要求1所述的半导体组体，其特征在于，该第一布线结构的弹性模数低于该弯翘平衡件的弹性模数。5.如权利要求1所述的半导体组体，其特征在于，该第一布线结构的表面积小于该第二布线结构的表面积。6.如权利要求1或5所述的半导体组体，其特征在于，设置于该半导体芯片与该第一布线结构间的该多个凸块的尺寸小于设置于该第一布线结构与该第二布线结构间的该多个连接点的尺寸。7.如权利要求1或5所述的半导体组体，其特征在于，还包括一底胶，其分配于该第一布线结构与该第二布线结构之间。8.如权利要求1所述的半导体组体，其特征在于，该弯翘平衡件包括顶部接触垫于该顶面处...

【专利技术属性】
技术研发人员：林文强，王家忠，
申请(专利权)人：钰桥半导体股份有限公司，
类型：发明
国别省市：