高速任意波形发生器制造技术

一种高速任意波形发生器，包括ＰＣＩ接口、ＰＣＩ９０５４、９０５４局部总线接口控制模块、波形发生引擎、ＤＤＲ　　ＳＤＲＡＭ控制器、触发控制器、外设控制器、ＤＡＣ及模拟通道，其中９０５４局部总线接口控制模块、波形发生引擎、ＤＤＲ　　ＳＤＲＡＭ控制器、触发控制器、外设控制器集成于ＦＰＧＡ中，ＰＣＩ接口经过ＰＣＩ９０５４与ＦＰＧＡ双向连接，ＤＤＲ　　ＳＤＲＡＭ存储器、ＲＴＳＩ触发总线、时钟产生电路、配置电路分别连接ＦＰＧＡ，ＦＰＧＡ与ＤＡＣ及模拟通道连接，ＤＡＣ及模拟通道输出任意波形。本实用新型专利技术可选的触发方式有单次、单步、连续、猝发，支持波形的循环与连接。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及信号源
，特别是涉及一种高速任意波形发生器。
技术介绍
现有的信号发生器大都只能产生一种或几种单一的标准波形，随着科技的发展，信号测试中对测试所需的激励源要求也越来越高，一方面要求信号源能产生复杂信号波形，另一方面要求信号的带宽要足够大，在这种情况下，现有的信号源大都满足不了这种需求。
技术实现思路
本技术的目的是克服
技术介绍
中的缺陷，提供一种高速任意波形发生器。本技术的技术解决方案如下：一种高速任意波形发生器，包括PCI接口、PCI9054、9054局部总线接口控制模块、波形发生引擎、DDR SDRAM控制器、触发控制器、外设控制器、DAC及模拟通道，9054局部总线接口控制模块、波形发生引擎、DDR SDRAM控制器、触发控制器、外设控制器集成于FPGA中，配置电路连接FPGA，PCI接口和PCI9054与9054局部总线接口控制模块双向连接，DDR SDRAM存储器与DDR SDRAM控制器双向连接，RTSI触发总线与触发控制器双向连接，9054局部总线接口控制模块与DDR SDRAM控制器、波形发生引-->擎双向连接，9054局部总线接口控制模块连接触发控制器和外设控制器，DDR SDRAM控制器与波形发生引擎双向连接，触发控制器与波形发生引擎双向连接，外设控制器连接时钟产生电路和DAC及模拟通道，时钟产生电路连接波形发生引擎，波形发生引擎与DAC及模拟通道双向连接，DAC及模拟通道输出任意波形。所述的DAC及模拟通道包括DAC电路、模拟滤波器、偏置电路、衰减电路、高、低增益放大电路、阻抗控制电路和转换开关，DAC电路输入端与控制端与FPGA连接，其输出端通过转换开关A分为两个支路，一支路直接与转换开关F短路连接，另一支路连接转换开关B输入端；转换开关B一输出端连接模拟滤波器输入端，另一输出端连接转换开关C一输入端，模拟滤波器输出端连接转换开关C另一输入端，转换开关C输出端连接偏置电路输入端，偏置电路输出端连接衰减电路输入端，衰减电路输出端通过转换开关D连接高增益放大电路或低增益放大电路输入端；高、低增益放大电路输出端经转换开关E连接衰减电路输入端，其输出端连接转换开关F一输入端；转换开关F输出端通过转换开关G连接直流校准电路和阻抗控制电路，阻抗控制电路输出任意波形模拟信号，转换开关A、B、C、D、E、F、G控制端连接转换开关控制电路输出端。本技术经实验验证，达到以下主要技术指标：最大数据刷新率100MSPS，数字滤波后可达400MSPS，可产生最高40M正弦信号，幅度调节分辨率为10位，输出幅度10mV～12V可调，输出衰减0～51DB可调，信号垂直分辨率16位，直流精度为：-->±0.5％DAC输出幅度±0.1％偏置电压±1mV；输出阻抗50 Ω/75 Ω可选，输出直流耦合，偏置电压最大可为输出幅度的50％。通带平坦度在输出100Hz～25MHz时为±1dB；板上最大存储达256MB。可选的触发方式有单次、单步、连续、猝发，支持波形的循环与连接。附图说明图1为本技术电路框图；图2为PCI总线及PCI9054控制器电路原理图，其中93C56位桥芯片的配置信息存储器。图3为时钟产生电路原理图。图4为DDR SDRAM模块电路原理图；图5为FPGA配置电路原理图，使用配制芯片为XILINX的XCF04V20。图6为DAC及模拟通道连接结构示意图，其中各部分由图10～图14实现。图7转换开关控制电路原理图，控制芯片为MAXIM公司MAX4820。图8滤波与校准电路原理图，滤波采用7阶无源椭圆滤波器，校准电路采用24位AD公司的AD7791，配合运放为TI的OPA2703.图9高低增益放大电路原理图，高增益云运放采用TI公司的THS3091，低增益运放使用MAXIM公司的MAX4109。图10偏置与衰减电路原理图，偏置采用TI的DAC7614与TI的运放OPA2703，衰减电路采用电阻网络。图11DAC电路原理图，DAC采用AD公司的AD9777，输出电流由MAX4109放大。-->图12为FPGA的IO连接图。具体实施方式本技术硬件总体结构如图1所示，主要由PCI总线接口、DDR SDRAM存储器、DDR SDRAM控制器、波形发生引擎、时钟电路、DAC及数字滤波、模拟通道。本技术集成板卡内部所需工作电源电压有1.5V、2.5V、1.25V、3.3V、±5V与±15V；1.5V、2.5V、1.25V、3.3V用于FPGA及其他数字电路，3.3V、±5V与±15V用于模拟电路。PCI接口模块在系统中主要完成PCI9054局部总线与DDR SDRAM和内部控制寄存器的通信，是系统数据通路中的关键部分。如图2中所示：PCI接口J1通过排阻与PCI9054芯片相连，PCI9054局部总线与FPGA的IO脚相连，桥芯片的配置信息存储器93C56与PCI9054连接，电容为电源退耦电容。该部分完成数据从PCI存储到板载DDRSDRAM中；通过PCI接口读取DDR SDRAM到计算机中；设置命令寄存器；通过SPI接口与外设进行通信。DDR SDRAM控制器与波形发生引擎及触发控制部分由FPGA实现，如图12所示，FPGA选用的是XILINX的XC2VP20，FPGA分别与校准电路、主DAC电路、时钟电路、转换开关控制电路、偏置电路、PCI9054接口电路、RTSI接口、DDR SDRAM存储器连接。如图5所示，配制电路使用的配制芯片为XILINX的XCF04V20，采用两片XCF04V20级联，连接后与FPGA配置接口相连，JP2为JTAG接口，JTAG接口与XCF04V20及FGPA连接形成链路。DDR SDRAM控制器完成两方面工作，在上位-->机下载数据时，将PCI接口通信电路经过时序转换的数据变换成符合DDR SDRAM存储器时序的数据流；另一方面在波形产生时，将DDRSDRAM存储器中的数据传送到波形发生引擎中。DDR SDRAM存储器用于存储波形数据文件及波形指令信息，本技术中使用通用笔记本内存条实现，使得系统可根据需要更换内存容量大小，如图4所示，DDR SDRAM存储器通过8片存储器颗粒K4H561638合成256MB存储器，与FPGA的IO脚连接；。波形发生引擎模块主要是根据控制器内部的控制寄存器，波形信息，波形数据等上位机设置信息进行运算，得到当前波形所需的波形长度，波形首地址，波段长度，循环次数；当触发信号到来后根据输出模式从DDR SDRAM中取数据发送到子板。最终可转换成最大100MSPS连续16位宽度的用于DAC转换的数据流。触发方式有4种，波形产生方式有2种，合起来有8种输出模式：1).任意波形单次触发模式当波形下载到板载存储器后，当触发信号到来后只产生一次波形后停止，波形保持最后一个点的电平。只接受一次触发信号产生波形，其后的触发信号不予响应。2).任意波形连续触发模式当波形下载到板载存储器后，当触发信号到来后产生一次波形，结束后立即重新发送该波形段。只接受第一次触发信号产生波形，其后的触发信号不予响应。3).任意波形单步方式-->这种模式是波形下载后每次触发信号到来即产生一次波形输出。每次一个波形段发送完成后，保本文档来自技高网...

【技术保护点】
一种高速任意波形发生器，包括ＰＣＩ接口、ＰＣＩ９０５４、９０５４局部总线接口控制模块、波形发生引擎、ＤＤＲ　　ＳＤＲＡＭ控制器、触发控制器、外设控制器、ＤＡＣ及模拟通道，其特征在于：９０５４局部总线接口控制模块、波形发生引擎、ＤＤＲＳＤＲＡＭ控制器、触发控制器、外设控制器集成于ＦＰＧＡ中，配置电路连接ＦＰＧＡ，ＰＣＩ接口经过ＰＣＩ９０５４与９０５４局部总线接口控制模块双向连接，ＤＤＲ　　ＳＤＲＡＭ存储器与ＤＤＲ　　ＳＤＲＡＭ控制器双向连接，ＲＴＳＩ触发总线与触发控制器双向连接，９０５４局部总线接口控制模块与ＤＤＲ　　ＳＤＲＡＭ控制器、波形发生引擎双向连接，９０５４局部总线接口控制模块连接触发控制器和外设控制器，ＤＤＲＳＤＲＡＭ控制器与波形发生引擎双向连接，触发控制器与波形发生引擎双向连接，外设控制器连接时钟产生电路和ＤＡＣ及模拟通道，时钟产生电路连接波形发生引擎，波形发生引擎与ＤＡＣ及模拟通道双向连接，ＤＡＣ及模拟通道输出任意波形。

【技术特征摘要】
1.一种高速任意波形发生器，包括PCI接口、PCI9054、9054局部总线接口控制模块、波形发生引擎、DDR SDRAM控制器、触发控制器、外设控制器、DAC及模拟通道，其特征在于：9054局部总线接口控制模块、波形发生引擎、DDR SDRAM控制器、触发控制器、外设控制器集成于FPGA中，配置电路连接FPGA，PCI接口经过PCI9054与9054局部总线接口控制模块双向连接，DDR SDRAM存储器与DDRSDRAM控制器双向连接，RTSI触发总线与触发控制器双向连接，9054局部总线接口控制模块与DDR SDRAM控制器、波形发生引擎双向连接，9054局部总线接口控制模块连接触发控制器和外设控制器，DDRSDRAM控制器与波形发生引擎双向连接，触发控制器与波形发生引擎双向连接，外设控制器连接时钟产生电路和DAC及模拟通道，时钟产生电路连接波形发生引擎，波形发生引擎与DAC及模拟通道双向连接，DAC及模拟通道...

【专利技术属性】
技术研发人员：郭恩全，李晓强，王治，李小杰，
申请(专利权)人：陕西海泰电子有限责任公司，
类型：实用新型
国别省市：87[中国|西安]