一种任意波形发生器制造技术

本发明专利技术公开了一种任意波形发生器，其时钟单元用于产生系统时钟；DRAM存储器用于存储波形数据，控制单元用于接收采样率，波形产生单元用于根据波形数据产生数字波形，数模转换单元用于将数字波形转换成模拟波形后输出，波形产生单元包括预读取累加器、DRAM控制器、FIFO存储器和相位累加器，预读取累加器用于产生预读取累加值；DRAM控制器用于根据预读取累加值从DRAM存储器中取出波形数据；相位累加器用于根据采样率产生FIFO读使能信号，FIFO存储器用于存储波形数据，并根据FIFO读使能信号将波形数据送给数模转换单元。本发明专利技术所述任意波形发生器可以提高DRAM存储器的带宽利用率和输出波形的采样率分辨率。

【技术实现步骤摘要】

本专利技术涉及测试测量领域，特别涉及一种任意波形发生器。
技术介绍
信号发生器作为一种信号源，因其能够产生不同频率、不同幅度的规则或者不规贝U的波形，在电子系统的测量、校验及维护中得到了广泛的应用。随着电子芯片集成化的发展，基于可编程逻辑阵列(FPGA)技术的信号发生器具备了丰富的功能，集函数发生器、任意波形发生器、脉冲发生器、谐波发生器、模拟/数字调制器、扫频发生器、猝发信号发生器等功能于一身。其中，任意波形发生器用于满足任意波形的信号发生需求。参考图1，是现有技术中任意波形发生器I的结构图。时钟模块101给其它模块提供频率为Fs的工作时钟，在每个时钟周期中，内存地址控制单元102从波形存储器103中读出一个波形样点，送给数模转换单元(DAC) 104完成数模转换并输出模拟波形。由于动态随机存储器(DRAM)与静态随机存储器(SRAM)相比，结构简单，集成度、生成成本以及体积、容量等都具有优势，现有的波形存储器103多采用DRAM存储器来实现。但对于DRAM存储器，由于其内部结构是矩阵式的，类似一栋公寓楼，访问某个房间(地址单元)的流程为:先找到公寓楼的某个单元(Bank地址)，再找到该单元的某个楼层(ROW地址)，最后访问该楼层的某个房间(COLUMN地址)，在单元、楼层、房间的访问过程中，还需要一定的等待时间(Ν0Ρ时间)。所以，如果要访问不同楼层的不同房间，会额外消耗时间，也就导致DRAM存储器带宽利用率较低。也就是说如果内存地址控制单元102所产生的读地址不是单调递增或者单调递减时，带宽利用率会急剧下降(极端情况下小于10%)。另外，现有技术中输出波形的频率完全取决于时钟频率Fs和波形存储器103中的波形样点数量。设波形样点数量为Len，则输出波形频率为:Fs/Len。所以如果想要改变波形的采样率，则需要通过修改时钟源频率或者波形长度来改变，前者需要重新配置时钟源内的锁相环，后者需要花费较长时间重新写入波形文件。而且在重置锁相环时会产生以下问题:1、锁相环的输出频率与参考时钟(固定频率的)之间的比值为M*N/Q，Μ、N、Q为整数，且取值范围有限，比值M*N/Q的精度较差，所以现有技术的采样率的频率分辨率较差；2、锁相环内部的压控振荡器(VCO)的频率范围是有限的，并且，在锁相环外围辅助元件参数固定的情况下，其输出频率的范围(最低频率、最高频率)也很有限，所以导致采样率的频率范围是受限的。终上所述，现有技术中缺乏一种可以充分利用DRAM存储器的带宽，以及可以方便地改变输出波形的采样率，并且采样率的频率分辨率较好、频率范围不受限的任意波形发生器。
技术实现思路
为了解决现有技术中存在的问题，本专利技术提出了一种既可以提高DRAM存储器的带宽利用率，又方便修改波形的采样率、提高采样率的分辨率和频率范围的任意波形发生器。本专利技术提出了一种任意波形发生器，包括时钟单元、DRAM波形存储器、控制单元、波形产生单元和数模转换单元，所述的时钟单元用于产生频率为F的系统时钟；所述的DRAM存储器用于存储波形数据，所述的控制单元用于接收采样率S，所述的波形产生单元用于根据波形数据产生数字波形，所述的数模转换单元用于将数字波形转换成模拟波形后输出，所述的波形产生单元包括预读取累加器、DRAM控制器、FIFO存储器和相位累加器，所述的预读取累加器用于产生预读取累加值；所述的DRAM控制器用于根据所述的预读取累加值从DRAM存储器中取出波形数据；所述的相位累加器用于根据所述的采样率产生FIFO读使能信号，所述的FIFO存储器用于存储所述的波形数据，并根据所述的FIFO读使能信号将所述的波形数据送给所述的数模转换单元。在本专利技术所述的任意波形发生器中，所述的控制单元还可以用于根据所述采样率S产生采样率控制字C，C=S*2n/F，N为相位累加器的数据位宽。在本专利技术所述的任意波形发生器中，所述的FIFO存储器还可以用于产生一个累加使能信号，所述的预读取累加器还用于在所述的累加使能信号为高电平时，停止产生预读取累加值，并保持当前累加值；在所述的累加使能信号为低电平时，继续产生预读取累加值。在本专利技术所述的任意波形发生器中，还可以在所述的累加使能信号为高电平时，则FIFO存储器的剩余空间少于所述的DRAM存储器的列的宽度的2k倍，K为整数，当所述的累加使能信号为低电平时，则FIFO存储器的剩余空间多于所述的DRAM存储器的列的宽度的2k倍，K为整数。在本专利技术所述的任意波形发生器中，所述的控制单元还可以用于接收波形长度，当所述的预读取累加器产生的预读取累加值等于波形长度时，预读取累加值置O。在本专利技术所述的任意波形发生器中，所述的相位累加器还可以以采样率控制字为步进产生相位累加值，并在相位累加值大于2N-1时，发出所述的FIFO读使能信号给FIFO存储器，并从溢出值继续累加，N为相位累加器的数据位宽。在本专利技术所述的任意波形发生器中，所述的控制单元还可以用于接收波形文件，所述的DRAM控制器用于将所述的波形文件存储到DRAM存储器中。在本专利技术所述的任意波形发生器中，所述的波形产生单元还可以由FPGA器件构成。与现有技术相比，本专利技术所述的任意波形发生器的预读取累加器在FIFO存储器尚有足够空间时，产生一段单调递增的预读取累加值给DRAM控制器，DRAM控制器以此作为读地址从DRAM中读出波形数据存入到FIFO存储器中，相位累加器按照控制单元所设置的采样率从FIFO存储器中读出波形数据输出给数模转换器，数模转换器将数字波形转换成模拟波形后输出，由于采取了上述预读取的机制，提高了 DRAM存储器的带宽利用率，并且相位累加器较大的数据位宽也提高了采样率的频率分辨率,修改输出波形的采样率也较为方便，采样率的频率范围也不再受限于锁相环的带宽范围。【附图说明】图1是现有技术中任意波形发生器I的结构示意图。图2是本专利技术实施例中的任意波形发生器2的结构示意图。图3是本专利技术实施例中的任意波形发生器2的工作流程图。【具体实施方式】下面结合附图介绍本专利技术的较佳实施例。参考图2，本实施例中的任意波形发生器，包括时钟单元201、控制单元202、DRAM存储器203、数模转换单元204和波形产生单元205。在本实施例中，时钟单元201用于产生频率为F的系统时钟210 ;为任意波形发生器2中的各组成单元提供工作时钟。作为举例说明，时钟单元201可以采用现有技术中的锁相环结构。在本实施例中，控制单元202用于接收采样率S，并且控制单元202还包括以下功能:用于实现任意波形发生器2的系统控制功能，用于连接外部测量仪器、网络或电脑的接口功能，以及用于人机交互的参数输入、系统配置等功能。在本实施例中，用户可以实际的测量需要，通过用于人机交互的显示屏幕软键盘或者任意波形发生器面板上的硬键盘输入波形的采样率S。作为举例说明，本实施例中的控制单元202可以由DSP、ARM或FPGA等器件构成。在本实施例中，DRAM存储器203用于存储波形数据211，当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种任意波形发生器，包括时钟单元、DRAM存储器、控制单元、波形产生单元和数模转换单元，所述的时钟单元用于产生频率为F的系统时钟；所述的DRAM存储器用于存储波形数据，所述的控制单元用于接收采样率S，所述的波形产生单元用于根据波形数据产生数字波形，所述的数模转换单元用于将数字波形转换成模拟波形后输出，其特征在于，所述的波形产生单元包括预读取累加器、DRAM控制器、FIFO存储器和相位累加器，所述的预读取累加器用于产生预读取累加值；所述的DRAM控制器用于根据所述的预读取累加值从DRAM存储器中取出波形数据；所述的相位累加器用于根据所述的采样率产生FIFO读使能信号，所述的FIFO存储器用于存储所述的波形数据，并根据所述的FIFO读使能信号将所述的波形数据送给所述的数模转换单元。

【技术特征摘要】

【专利技术属性】
技术研发人员：丁新宇，王悦，王铁军，李维森，
申请(专利权)人：苏州普源精电科技有限公司，
类型：发明
国别省市：江苏;32