一种并串转换单元、并串转换器及时间交织ADC集成电路制造技术

本发明专利技术提供了一种并串转换单元、并串转换器及时间交织ADC集成电路，其中，并串转换单元包括：一选择开关组、一对齐触发器及一选择信号产生器；选择开关组，具有n个输入端及一输出端，选择开关组的各输入端用于连接前端并行数据的n路输出端的其中一路，选择开关组的输出端连接对齐触发器；对齐触发器，用于对齐选择开关组输出的信号，输出串行数据；选择信号产生器连接选择开关组的输入端及输出端，用于通过控制选择开关组，以接入其中一路并行数据的输出端。本发明专利技术能够实现并串转换功能，具有占用面积小、电路损耗及功耗小、制作成本低的优点。

A parallel to serial converter, parallel to serial converter and time interleaved ADC integrated circuit

【技术实现步骤摘要】
一种并串转换单元、并串转换器及时间交织ADC集成电路
本专利技术涉及集成电路设计领域，尤其涉及一种并串转换单元、并串转换器及时间交织ADC集成电路。
技术介绍
随着科技和工程应用的进步，数据采集系统所需要的采样率越来越高。在现有单核ADC采样率的限制下，时间交替并行采样技术(时间交织ADC)是实现更高采样率的数据采集系统的最佳有效技术途径。由于时间交织ADC采用并行数据采集方式，但是后端数据处理装置往往只有有限的输入端口和处理核心，因此将并行数据转换为串行数据的转换器在当中扮演着越来越重要的角色。当前主流的CMOS工艺转换器，能够实现将多位低速并行输入数据并串转换为1位高速串行输出数据。现有并串转换器的原理如图1所示，对应的时序图如图2所示。在转换的第一个时钟上升沿的时候，所有M1打到Pn端口(n＝1,2,3……)，n为并行数据的路数。在该周期内，所有的并行数据存储到触发器中，并将最高位输出到S，成为S的第一个数据。在第二个时钟上升沿的时候，所有的M1切换到前级触发器端。随着时钟的节拍，在第n个周期的时候，所有并行数据的第一个数本文档来自技高网...

【技术保护点】
1.一种并串转换单元，其特征在于，包括：一选择开关组、一对齐触发器及一选择信号产生器；/n所述选择开关组包括多个选择开关，具有n个输入端及一输出端，所述选择开关组的各输入端用于连接前端并行数据的n路输出端的其中一路，所述选择开关组的输出端连接所述对齐触发器；/n所述对齐触发器，用于对齐所述选择开关组输出的信号，输出串行数据；/n所述选择信号产生器连接所述选择开关组的输入端及输出端，用于通过控制所述选择开关组，以接入其中一路并行数据的输出端。/n

【技术特征摘要】
1.一种并串转换单元，其特征在于，包括：一选择开关组、一对齐触发器及一选择信号产生器；
所述选择开关组包括多个选择开关，具有n个输入端及一输出端，所述选择开关组的各输入端用于连接前端并行数据的n路输出端的其中一路，所述选择开关组的输出端连接所述对齐触发器；
所述对齐触发器，用于对齐所述选择开关组输出的信号，输出串行数据；
所述选择信号产生器连接所述选择开关组的输入端及输出端，用于通过控制所述选择开关组，以接入其中一路并行数据的输出端。


2.如权利要求1所述的并串转换单元，其特征在于，所述多个选择开关包括：n-1个双路选择开关；
所述双路选择开关被划分为log2n层，按每层个选择开关的方式分布，其中，i表示层数，从1至log2n，每层选择开关的输出端用于连接下层选择开关的输入端；
第一层双路选择开关的输入端构成所述选择开关组的输入端，第log2n层双路选择开关输出端构成所述选择开关组的输出端。


3.如权利要求1所述的并串转换单元，其特征在于，所述选择开关传播延时一致。


4.如权利要求...

【专利技术属性】
技术研发人员：方超敏，王悦，王铁军，李维森，
申请(专利权)人：苏州普源精电科技有限公司，
类型：发明
国别省市：江苏;32