半导体结构及其形成方法技术

本发明专利技术实施例提供一种半导体结构及其形成方法，半导体结构的形成方法包括：提供基底和分立的多个位线结构，所述位线结构位于所述基底上，相邻所述位线结构之间具有电容接触窗；形成第一隔离层，所述第一隔离层覆盖所述位线结构侧壁；形成牺牲层，所述牺牲层覆盖所述第一隔离层侧壁；形成第二隔离层，所述第二隔离层覆盖所述牺牲层侧壁，且暴露所述牺牲层顶面和底部；刻蚀被暴露的所述牺牲层底部，在剩余所述第一隔离层和所述第二隔离层之间形成底部空隙；刻蚀被暴露的所述牺牲层顶面，以去除剩余所述牺牲层，形成层间空隙，所述层间空隙包括所述底部空隙。本发明专利技术实施例有利于抑制信号串扰问题。制信号串扰问题。制信号串扰问题。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体领域，特别涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体器件例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，电容器和位线通过源/漏接触执行电操作。由于半导体器件缩小，电容接触孔和位线之间的间距较小，位线与电容接触孔之间容易发生信号串扰问题。
[0003]为避免位线与电容接触孔的接触，需要在两者之间设置间隔件，以起到电隔离的作用。然而，由于间隔件还需要起到支撑作用，因此间隔件的选材通常具有相对较高的介电常数，不利于抑制信号串扰问题。

技术实现思路

[0004]本专利技术实施例提供一种半导体结构及其形成方法，有利于抑制位线与电容接触孔之间的信号串扰问题。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底和分立的多个位线结构，所述位线结构位于所述基底上，相邻所述位线结构之间具有电容接触窗；形成第一隔离层，所述第一隔离层覆盖所述位线结构侧壁；形成牺牲层，所述牺牲层覆盖所述第一隔离层侧壁；形成第二隔离层，所述第二隔离层覆盖所述牺牲层侧壁，且暴露所述牺牲层顶面和底部；刻蚀被暴露的所述牺牲层底部，在所述第一隔离层和所述第二隔离层之间形成底部空隙；刻蚀被暴露的所述牺牲层顶面，以去除剩余所述牺牲层，形成层间空隙，所述层间空隙包括所述底部空隙。
[0006]另外，所述牺牲层还覆盖所述基底表面；形成所述第二隔离层的工艺步骤包括：形成第二隔离膜，所述第二隔离膜覆盖所述牺牲层表面；去除部分所述第二隔离膜，以暴露所述牺牲层顶面，以及暴露覆盖所述基底表面的部分所述牺牲层，剩余所述第二隔离膜作为所述第二隔离层。
[0007]另外，覆盖所述牺牲层侧壁的所述第二隔离膜具有第一厚度，覆盖所述牺牲层其他部分的所述第二隔离膜具有第二厚度，所述第一厚度大于所述第二厚度；形成所述底部空隙的工艺步骤包括：进行化学刻蚀工艺，以采用化学气体无掩膜刻蚀所述第二隔离层和被暴露的所述牺牲层底部，保留部分厚度的所述第二隔离层。
[0008]另外，在形成所述底部空隙之后，还包括：形成第三隔离层，所述第三隔离层位于所述第二隔离层与所述基底之间，以隔离所述底部空隙与所述电容接触窗。
[0009]另外，形成第三隔离层的工艺步骤包括：形成第三隔离膜，所述第三隔离膜填充满相邻所述第二隔离层之间的空隙，以及填充于所述第二隔离层与所述基底之间；去除相邻所述第二隔离层之间的所述第三隔离膜，保留位于第二隔离层与所述基底之间的所述第三隔离膜，以作为第三隔离层。
[0010]另外，在形成所述底部空隙的同一工艺步骤中，还刻蚀被暴露的牺牲层顶面，形成
顶部空隙；所述第三隔离层还填充所述顶部空隙。
[0011]另外，在平行于所述基底表面的方向上，所述牺牲层的厚度为1nm～3nm；所述第三隔离膜采用湿法刻蚀工艺进行刻蚀去除。
[0012]另外，所述电容接触窗包括相邻所述第二隔离层之间的空隙，以及包括位于所述第二隔离层与所述基底之间的空隙，所述电容接触窗的底面面积大于顶面面积。
[0013]另外，在形成所述底部空隙之后，在形成所述层间空隙之前，还包括：形成电容接触孔，所述电容接触孔填充所述电容接触窗，所述电容接触孔与所述第二隔离层侧壁和所述基底相接触。
[0014]另外，所述电容接触孔还位于所述第二隔离层与所述基底之间，所述电容接触孔的底面面积大于所述电容接触孔的顶面面积。
[0015]另外，在垂直于所述基底表面的方向上，所述底部空隙的厚度与所述第一隔离层的厚度的比值为5～10。
[0016]相应地，本专利技术实施例还提供一种半导体结构，包括：基底和分立的多个位线结构，所述位线结构位于所述基底上；电容接触孔，位于相邻所述位线结构之间；第一隔离层，所述第一隔离层覆盖所述位线结构侧壁；第二隔离层，所述第二隔离层覆盖所述电容接触孔侧壁，所述第二隔离层与所述基底不接触；层间空隙，所述层间空隙位于所述第一隔离层与所述第二隔离层之间。
[0017]另外，半导体结构还包括：第三隔离层，所述第三隔离层位于所述第二隔离层与所述基底之间，以隔离所述层间空隙与所述电容接触孔。
[0018]另外，所述第三隔离层材料的介电常数小于所述第二隔离层材料的介电常数。
[0019]另外，所述电容接触孔还位于所述第二隔离层与所述基底之间，所述电容接触孔的底面面积大于顶面面积。
[0020]与现有技术相比，本专利技术实施例提供的技术方案具有以下优点：
[0021]上述技术方案中，在形成层间空隙的过程中，先刻蚀被暴露的牺牲层底部，以减小牺牲层的厚度和深度，再对暴露的牺牲层顶面进行刻蚀，由于垂直方向上的厚度和深度都已经相应减小，后续进行的顶面刻蚀能够有效去除剩余的所有牺牲层，从而形成较为完整的层间空隙，保证位线结构与电容接触孔之间的间隔件具有较低的介电常数，从而抑制两者之间的信号串扰问题。
[0022]另外，相对于干法刻蚀工艺去除第二隔离膜，采用化学刻蚀工艺进行无掩膜刻蚀，有利于减小位线结构顶部、第一隔离层顶部以及第二隔离层顶部受到的离子轰击损伤，保证位线结构、第一隔离层以及第二隔离层具有良好的结构性能。
附图说明
[0023]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
[0024]图1至图6为半导体结构的形成方法各步骤对应的结构示意图；
[0025]图7至图18为本专利技术实施例提供的半导体结构的形成方法各步骤对应的结构示意图。
具体实施方式
[0026]参考图1，提供基底11和分立的多个位线结构12，位线结构12位于基底11上，相邻位线结构12之间具有电容接触窗(未标示)；形成第一隔离膜13a，第一隔离膜13a覆盖位线结构12顶面和侧壁，以及覆盖基底11表面。
[0027]位线结构12包括依次层叠的底层介质层121、中间导电层122以及顶层介质层123；电容接触窗位于相邻位线结构12之间，准确来说，电容接触窗位于相邻位线结构12之间的间隔件之间，电容接触窗与间隔件分别占据相邻位线结构12之间的部分空间；第一隔离膜13a的材料通常选用氮化硅，氮化硅具有较高的硬度，可对位线结构12起到支撑作用，相应地，氮化硅具有较高的介电常数，不利于抑制位线结构12与后续形成的电容接触孔之间的信号串扰。
[0028]参考图2，去除位于位线结构12顶面和覆盖基底11表面的第一隔离膜13a(参考图1)，保留位于位线结构12侧壁的第一隔离膜13a，以作为第一隔离层13；形成牺牲层14，覆盖位线结构12顶面、第一隔离层13侧壁和顶面以及基底11表面。
[0029]参考图3，去除覆盖第一隔离层13和位线结构12顶面的牺牲层14，以及去除覆盖基底11表面的牺牲层14，保留覆盖第一隔离层13侧壁的牺牲层14；形成第二隔离膜15a，覆盖位线结构12顶面、第一隔离层13顶面本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底和分立的多个位线结构，所述位线结构位于所述基底上，相邻所述位线结构之间具有电容接触窗；形成第一隔离层，所述第一隔离层覆盖所述位线结构侧壁；形成牺牲层，所述牺牲层覆盖所述第一隔离层侧壁；形成第二隔离层，所述第二隔离层覆盖所述牺牲层侧壁，且暴露所述牺牲层顶面和底部；刻蚀被暴露的所述牺牲层底部，在所述第一隔离层和所述第二隔离层之间形成底部空隙；刻蚀被暴露的所述牺牲层顶面，以去除剩余所述牺牲层，形成层间空隙，所述层间空隙包括所述底部空隙。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层还覆盖所述基底表面；形成所述第二隔离层的工艺步骤包括：形成第二隔离膜，所述第二隔离膜覆盖所述牺牲层表面；去除部分所述第二隔离膜，以暴露所述牺牲层顶面，以及暴露覆盖所述基底表面的部分所述牺牲层，剩余所述第二隔离膜作为所述第二隔离层。3.根据权利要求2所述半导体结构的形成方法，其特征在于，覆盖所述牺牲层侧壁的所述第二隔离膜具有第一厚度，覆盖所述牺牲层其他部分的所述第二隔离膜具有第二厚度，所述第一厚度大于所述第二厚度；形成所述底部空隙的工艺步骤包括：进行化学刻蚀工艺，以采用化学气体无掩膜刻蚀所述第二隔离层和被暴露的所述牺牲层底部，保留部分厚度的所述第二隔离层。4.根据权利要求1或2所述半导体结构的形成方法，其特征在于，在形成所述底部空隙之后，还包括：形成第三隔离层，所述第三隔离层位于所述第二隔离层与所述基底之间，以隔离所述底部空隙与所述电容接触窗。5.根据权利要求4所述的半导体结构的形成方法，其特征在于，形成第三隔离层的工艺步骤包括：形成第三隔离膜，所述第三隔离膜填充满相邻所述第二隔离层之间的空隙，以及填充于所述第二隔离层与所述基底之间；去除相邻所述第二隔离层之间的所述第三隔离膜，保留位于第二隔离层与所述基底之间的所述第三隔离膜，以作为第三隔离层。6.根据权利要求5所述的半导体结构的形成方法，其特征在于，在形成所述底部空隙的同一工艺步骤中，还刻蚀被暴露...

【专利技术属性】
技术研发人员：李世鸿，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：