具有低功率译码电路的处理器制造技术

一种具有低功率译码电路的处理器，其特征在于，其包含有：　　　　撷取加码指令的撷取逻辑；　　　　第一译码逻辑，其是译码复数个包含于第一类型指令集内的加码指令，该第一译码逻辑的输入是该撷取逻辑所输出的加码指令；　　　　第二译码逻辑，其是译码复数个包含于第二类型指令集内的加码指令，该第二译码逻辑的输入是该撷取逻辑所输出的加码指令；以及　　　　控制逻辑，其是选择性控制该第一及第二译码逻辑，以令该第一译码逻辑进行译码动作时，该第二译码逻辑维持于低耗电的休眠状态；该第二译码逻辑进行译码动作时，该第一译码逻辑维持于低耗电的休眠状态的控制逻辑。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】
具有低功率译码电路的处理器
本技术涉及一种处理器，特别是有关于一种具有低功率译码电路的处理器。
技术介绍
处理器(例如：微处理器)是一应用广泛且众所周知的组件，其应用范围自台式计算机到可携式电子装置，如行动电话和个人数字助理(PDA)。有些应用领域的处理器具有强大的效能(如高阶计算机工作站)，有些处理器的设计则较为简单，可用以供应低阶、较不昂贵的产品使用。对于处理器的性能要求而言，大致可分为处理速度与耗电量两方面。一般来说，高性能的处理器处理速度快，设计复杂且耗电量较大；而低性能的处理器则刚好相反。高耗电量常常导致高温和缩短电池使用时间的结果(此是对于使用电池作为电力来源的装置而言)。可携式电子装置的需求大幅成长的结果，已使得对处理器的要求逐渐趋向于低耗电量，且同时又需保持一定水准的处理速度。一种传统降低组件耗电量的方法，是使用低耗电量运作模式(或称为休眠状态)，其意指当组件(或组件中部分的组件)没有被使用时，能只以极少量电力维持基本运作的操作方式。即便如此，对电子组件于使用时也可拥有低电力消耗的要求仍是有增无减，此种要求则需靠设计更有效率的工作组件来达成。很多电子组件皆需消耗电力，其中之一即为处理器。事实上，处理器本身又具有许多不同会消耗电力的组件，如译码逻辑。处理器中的译码逻辑是将被加码的指令(encoded instruction)加以译码以便执行的组件。图1为公知的处理器译码逻辑的示意方块图。-->以整体观之，图1中指令撷取/执行部分10包括撷取逻辑(fetchlogic)12及译码器14，其中，撷取逻辑12是用以撷取加码指令，而译码器14则是用以将加码指令译码成可用于控制及执行的讯号。以此观之，译码器14的输出15(讯号线)是用以作为处理器执行单元(executionunit)内的其它组件(图上并无示出)的输入，以执行加码指令所指定的功能运作。此过程是众所周知的基本概念，故不再赘述。传统上对于需处理不同类型的指令集或是接收非译码器14可辨识的指令集的状况，处理方式是引入一转译逻辑(translation logic)16以转译此指令成译码器14所能辨识的指令。当然，在处理连续指令的同时，即需额外的脉冲进行译码及执行的动作，其中，图1即为一施行此工作的电路实例。如图1所示，一多工器(multiplexor)18有时会用于将撷取逻辑12所撷取的指令或是转译逻辑16所转译完成的指令选择性地输入至译码器14中。此外，控制逻辑20是用以筛选(select)欲输入多工器18及译码器14的指令；一般来说，控制组件20会评估撷取逻辑12所输出的指令并判断其是否可为译码器14所译码。若为是，则控制组件20会命令多工器18直接将撷取逻辑12的输出指令输入至译码器14中。若为否，则控制组件20会命令多工器18将转译逻辑16的输出指令输入至译码器14中。当然，过程中还有许多其它的细节，但在此不予以探讨，因熟悉本领域的技术人员自可了解图1中所示的电路及其相关细节。如图1所示的电路有其缺点：此种电路的复杂性及耗电性皆过高；可以理解的是，译码器14与转译逻辑16不会同时使用复杂的设计：若译码器14为复杂的设计以接受许多不同类型的指令，则当输入译码器14的指令变多时，译码器14的负载会变大，所须消耗的电力也随之增加。此负载变大及消耗电力增加的状况若是因某些很少使用的指令所造成，则明显不合节省电力的效益。反之，若译码器14为简单的设计以接受较少类型的指令，则转译逻辑16中就必须用引入额外的逻辑以处理其它类型的指令，并且当转译逻辑16作动(active)进行转译工作时，译码器14同时也在处理转译逻-->辑16所输出的转译完成的指令。两者同时作用的结果将增加电力的消耗。因此，如何于处理器中设计更进步且有效率的译码逻辑，以使得电力使用效率得以提高，是当前努力的目标。
技术实现思路
鉴于上述的
技术介绍
，为了满足产业对传统处理器具更有效率的译码逻辑的要求，本技术提供一种新的、具有低功率译码电路的处理器，可用以解决上述传统电路未能达成的标的。本技术之一目的是提供一种改良的译码逻辑装置。其是依据处理器中撷取逻辑所撷取的指令的类型以明确划分处理器内译码组件的作动状态，并令非处于作动状态的译码组件维持于低耗电的休眠状态以降低译码逻辑整体的耗电量，并据此以达到低功率的目的。通过低功率目的的达成，本技术所提供的译码逻辑对于处理器，特别是可携式电子装置内的处理器而言，将具有更佳的应用。根据以上所述的目的，本技术揭示了一种具有低功率译码电路的处理器，其包含有：撷取加码指令的撷取逻辑；第一译码逻辑，其是译码复数个包含于第一类型指令集内的加码指令，该第一译码逻辑的输入是该撷取逻辑所输出的加码指令；第二译码逻辑，其是译码复数个包含于第二类型指令集内的加码指令，该第二译码逻辑的输入是该撷取逻辑所输出的加码指令；以及控制逻辑，其是选择性控制该第一及第二译码逻辑，以令该第一译码逻辑进行译码动作时，该第二译码逻辑维持于低耗电的休眠状态；该第二译码逻辑进行译码动作时，该第一译码逻辑维持于低耗电的休眠状态的控制逻辑。该第二类型指令集内的指令与第一类型指令集内的指令皆不相同。更包含：执行逻辑，其是执行该第一及第二译码逻辑所译码完成-->的指令。该控制逻辑对该撷取逻辑所输出的加码指令做出响应，且该控制逻辑设计为以确保该第一及第二译码逻辑于任一时间内只有一个处于作动状态。其更包含：第三译码逻辑，其是译码复数个包含于第三类型指令集内的加码指令，且该第三译码逻辑的输入是该撷取逻辑所输出的加码指令。该控制逻辑设计为选择性控制该第一，第二及第三译码逻辑，使该第一，第二及第三译码逻辑于任一时间内只有一个处于作动状态。该控制逻辑设计为以确保该第一、第二及第三译码逻辑其中之一处于作动状态并执行译码动作时，其余的译码逻辑维持低耗电的休眠状态。一种具有低功率译码电路的处理器，其包含有：复数个译码器，其中每一个译码器所设计以译码的指令与其它译码器所设计以译码的指令均明显不同且不重叠；以及控制逻辑，该控制逻辑设计为以确保该复数个译码器于任一时间内只有一个处于作动状态并进行译码动作，并该唯一的译码器处于作动状态并进行译码动作时，其余的译码器维持于低耗电的休眠状态。其更包含：执行已译码指令的执行逻辑。一种具有低功率译码电路的处理器，其包含有：可译码复数个第一类型指令的第一译码器；可译码复数个第二类型指令的第二译码器；及控制逻辑，该控制逻辑设计为以选择性控制该第一及第二译码器，以令该第一译码器进行译码动作时，该第二译码器维持于低耗电的休眠状态。该控制逻辑设计为选择性控制该第一及第二译码器，使该第二译码器进行译码动作时，该第一译码器维持于低耗电的休眠状态。在本技术中所揭露的处理器，其包含一可处理复数个包含于-->第一类型指令集内之指令的第一译码逻辑、一可处理复数个包含于第二类型指令集内之指令的第二译码逻辑，以及一控制逻辑，其中上述之第一及第二译码逻辑系自处理器内之撷取逻辑处接收加码指令，并上述之控制逻辑系用以选择性控制第一及第二译码逻辑之作动状态，使得第一译码逻辑进行译码动作时，第二译码逻辑维持于低耗电之休眠状态；第二译码逻辑进行译码动作时，第一译码逻辑维持于低本文档来自技高网...

【技术保护点】

【技术特征摘要】
1、一种具有低功率译码电路的处理器，其特征在于，其包含有：撷取加码指令的撷取逻辑；第一译码逻辑，其是译码复数个包含于第一类型指令集内的加码指令，该第一译码逻辑的输入是该撷取逻辑所输出的加码指令；第二译码逻辑，其是译码复数个包含于第二类型指令集内的加码指令，该第二译码逻辑的输入是该撷取逻辑所输出的加码指令；以及控制逻辑，其是选择性控制该第一及第二译码逻辑，以令该第一译码逻辑进行译码动作时，该第二译码逻辑维持于低耗电的休眠状态；该第二译码逻辑进行译码动作时，该第一译码逻辑维持于低耗电的休眠状态的控制逻辑。2、如权利要求1所述的具有低功率译码电路的处理器，其特征在于：该第二类型指令集内的指令与第一类型指令集内的指令皆不相同。3、如权利要求1所述的具有低功率译码电路的处理器，其特征在于，更包含：执行逻辑，其是执行该第一及第二译码逻辑所译码完成的指令。4、如权利要求1所述的具有低功率译码电路的处理器，其特征在于：该控制逻辑对该撷取逻辑所输出的加码指令做出响应，且该控制逻辑设计为以确保该第一及第二译码逻辑于任一时间内只有一个处于作动状态。5、如权利要求1所述的具有低功率译码电路的处理器，其特征在于，其更包含：第三译码逻辑，其是译码复数个包含于第三类型指令集内的加码指令，且该第三译码逻辑的输入是该撷取逻辑所输出的加码指令。6、如权利要求5所述的具有低功率译码电路的处理器，其特征...

【专利技术属性】
技术研发人员：查里·谢勒，
申请(专利权)人：威盛电子股份有限公司，
类型：实用新型
国别省市：