涉及半导体装置及集成电路。改善在RESURF区域形成的MOSFET的耐压性能的提高与接通电阻的降低之间的折衷关系。半导体装置具有：N型扩散层(3)，形成于P型扩散层(1)的表层部，作为RESURF区域而起作用；N型填埋扩散层(2)，形成于N型扩散层(3)的高电位侧电路侧的底部，杂质峰值浓度比N型扩散层(3)高；以及MOSFET，将N型扩散层(3)作为漂移层。MOSFET具有：热氧化膜(9)，形成于成为漏极区域的N型扩散层(4)与成为源极区域的N型扩散层(7)之间；以及N型扩散层(14)，形成于热氧化膜(9)之下，杂质峰值浓度比N型扩散层(3)高。N型扩散层(14)的低电位侧电路侧的端部比N型填埋扩散层的低电位侧电路侧的端部更靠近低电位侧电路。侧的端部更靠近低电位侧电路。侧的端部更靠近低电位侧电路。
【技术实现步骤摘要】
半导体装置及集成电路
[0001]本专利技术涉及具有MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的半导体装置。
技术介绍
[0002]主要用于对电力用半导体装置的栅极进行驱动的用途的电力控制用IC(Integrated Circuit：集成电路)通常具有：低电位侧电路，其以接地(GND)电位作为基准电位而进行动作；高电位侧电路，其以例如浮置电位等与GND电位不同的电位作为基准电位而进行动作；以及
[0003]电平移位电路，其进行低电位侧电路与高电位侧电路之间的信号传输。
[0004]已知通过降低表面电场(RESURF：REduced SURface Field)区域而将低电位侧电路区域与高电位侧电路区域分离，在该降低表面电场区域内形成构成电平移位电路的MOSFET的技术(例如下述的专利文献1)。该MOSFET需要保持与降低表面电场区域相同的耐压。另外，已知作为能够在耐压保持时降低表面电场区域完全耗尽而维持高耐压的条件，降低表面电场区域的垂直方向的深度(厚度)t[cm]与杂质浓度N[cm
‑3]之间的乘积的值受到限制(例如下述的专利文献2以及非专利文献1)，根据非专利文献1，需要满足N
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t＜6.9
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‑2这一条件(以下，将该条件称为“降低表面电场条件”)。
[0005]另外，具有低电位侧电路和高电位侧电路的IC需要用于对低电位侧电路以及高电位侧电路各自进行驱动的电源，但已知在IC内作为高电位侧电路的电源而设置自举电路的方式。已知作为该自举电路内的高耐压元件，使用在降低表面电场区域形成的MOSFET的技术(例如下述的专利文献3)。
[0006]专利文献1：日本专利3917211号公报
[0007]专利文献2：美国专利第4292642号说明书
[0008]专利文献3：日本专利5488256号公报
[0009]非专利文献1：Philips Journal of Research Vol.35No.1 1980
[0010]如上所述，就具有降低表面电场区域的半导体装置而言，需要在耐压保持时使降低表面电场区域完全耗尽而维持高耐压，所以降低表面电场区域的杂质浓度受到限制。这会妨碍在降低表面电场区域形成的MOSFET的接通电阻的降低。另外，如果增加形成MOSFET的降低表面电场区域的长度，则能够提高MOSFET的耐压性能，但如果这样做，则MOFET的接通电阻上升。即，在形成于降低表面电场区域的MOSFET中，耐压性能的提高与接通电阻的降低存在折衷的关系。
技术实现思路
[0011]本专利技术就是为了解决这样的课题而提出的，其目的在于，改善在降低表面电场区域形成的MOSFET的耐压性能的提高与接通电阻的降低之间的折衷关系。
[0012]本专利技术涉及的半导体装置具有：半导体衬底，其形成有第1导电型的第1区域；第2
导电型的降低表面电场区域即第2区域，其形成于所述第1区域的表层部，将高电位侧电路与低电位侧电路分离；第2导电型的第3区域，其至少形成于所述第2区域的所述高电位侧电路侧的底部，与所述第2区域相比杂质的峰值浓度高；以及MOSFET，其将所述第2区域作为漂移层，所述MOSFET具有：第2导电型的漏极区域即第4区域，其形成于所述第2区域的表层部，与所述第2区域相比杂质的峰值浓度高；第2导电型的源极区域即第6区域，其在与所述第4区域相比更靠所述低电位侧电路侧，形成于在所述第2区域内设置的第1导电型的第5区域的表层部，或者形成于所述第1区域的表层部；第1热氧化膜，其在所述第4区域与所述第6区域之间，形成于所述第2区域的表面；以及第2导电型的第7区域，其形成于所述第1热氧化膜之下的所述第2区域的表层部，与所述第2区域相比杂质的峰值浓度高，所述第7区域的所述低电位侧电路侧的端部的位置与所述第3区域的所述低电位侧电路侧的端部的位置相比更靠近所述低电位侧电路。
[0013]专利技术的效果
[0014]就本专利技术涉及的半导体装置而言，由于第7区域，MOSFET的接通电阻降低，另外，电场集中的部位被分散于第3区域和第7区域，由此耐压性能提高。因此，能够改善在降低表面电场区域形成的MOSFET的耐压性能的提高与接通电阻的降低之间的折衷关系。
附图说明
[0015]图1是在实施方式1涉及的半导体装置的降低表面电场区域形成的MOSFET的剖面图。
[0016]图2是表示以往的MOSFET的结构的剖面图。
[0017]图3是表示向以往的MOSFET追加了第3区域(N型填埋扩散层2)的结构的图。
[0018]图4是表示向以往的MOSFET追加了第7区域(N型扩散层14)的结构的图。
[0019]图5是表示针对实施方式1的MOSFET以及以往的MOSFET，对耐压保持时的半导体衬底的表面附近的水平方向的电位分布进行模拟的结果的图。
[0020]图6是表示针对实施方式1的MOSFET以及以往的MOSFET，对耐压保持时的半导体衬底的表面附近的水平方向的电场分布进行模拟的结果的图。
[0021]图7是表示针对实施方式1的MOSFET以及以往的MOSFET，对实施方式1的MOSFET的第3区域(N型填埋扩散层2)附近的电场成为最大的部分的深度处的水平方向的电场分布进行模拟的结果的图。
[0022]图8是表示针对实施方式1的MOSFET以及图4的MOSFET，对第7区域(N型扩散层14)的横向的长度与耐压性能之间的关系进行模拟的结果的图。
[0023]图9是针对实施方式1的MOSFET以及以往的MOSFET，示出接通动作时的电流值以及耐压的测定结果的图。
[0024]图10是在实施方式2涉及的半导体装置的降低表面电场区域形成的MOSFET的剖面图。
[0025]图11是表示N型扩散层15的结构例的图。
[0026]图12是表示N型扩散层15的结构例的图。
[0027]图13是在实施方式3涉及的半导体装置的降低表面电场区域形成的MOSFET的剖面图。
[0028]图14是表示对第7区域(N型扩散层14)的深度方向的杂质浓度分布进行模拟的结果的图。
[0029]图15是在实施方式4涉及的半导体装置的降低表面电场区域形成的MOSFET的剖面图。
[0030]图16是表示对第1多晶硅层(多晶硅层10)向低电位侧电路侧延伸的长度与MOSFET的耐压之间的关系进行模拟的结果的图。
[0031]图17是在实施方式5涉及的半导体装置的降低表面电场区域形成的MOSFET的剖面图。
[0032]图18是表示高电位侧电路的例子的图。
[0033]图19是表示实施方式6的半导体装置和周边的高电位侧电路区域的俯视图。
[0034]图20是表示实施方式6的半导体装置、周边的高电位侧电路区域和横向型高耐压MOSFET本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，其具有：半导体衬底，其形成有第1导电型的第1区域；第2导电型的降低表面电场区域即第2区域，其形成于所述第1区域的表层部，将高电位侧电路与低电位侧电路分离；第2导电型的第3区域，其至少形成于所述第2区域的所述高电位侧电路侧的底部，与所述第2区域相比杂质的峰值浓度高；以及MOSFET，其将所述第2区域作为漂移层，所述MOSFET具有：第2导电型的漏极区域即第4区域，其形成于所述第2区域的表层部，与所述第2区域相比杂质的峰值浓度高；第2导电型的源极区域即第6区域，其在与所述第4区域相比更靠所述低电位侧电路侧，形成于在所述第2区域内设置的第1导电型的第5区域的表层部，或者形成于所述第1区域的表层部；第1热氧化膜，其在所述第4区域与所述第6区域之间，形成于所述第2区域的表面；以及第2导电型的第7区域，其形成于所述第1热氧化膜之下的所述第2区域的表层部，与所述第2区域相比杂质的峰值浓度高，所述第7区域的所述低电位侧电路侧的端部的位置与所述第3区域的所述低电位侧电路侧的端部的位置相比更靠近所述低电位侧电路。2.根据权利要求1所述的半导体装置，其中，如果将所述第7区域的杂质浓度设为N[cm
‑3]、将深度设为t[cm]，则满足N
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‑2的关系。3.根据权利要求1或2所述的半导体装置，其中，所述第3区域到达第2区域的表面，如果将所述第3区域的杂质浓度设为N[cm
‑3]、将深度设为t[cm]，则满足N
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【专利技术属性】
技术研发人员：今坂俊博，清水和宏，吉野学，川崎裕二，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：
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