半导体装置及集成电路制造方法及图纸

涉及半导体装置及集成电路。改善在RESURF区域形成的MOSFET的耐压性能的提高与接通电阻的降低之间的折衷关系。半导体装置具有：N型扩散层(3)，形成于P型扩散层(1)的表层部，作为RESURF区域而起作用；N型填埋扩散层(2)，形成于N型扩散层(3)的高电位侧电路侧的底部，杂质峰值浓度比N型扩散层(3)高；以及MOSFET，将N型扩散层(3)作为漂移层。MOSFET具有：热氧化膜(9)，形成于成为漏极区域的N型扩散层(4)与成为源极区域的N型扩散层(7)之间；以及N型扩散层(14)，形成于热氧化膜(9)之下，杂质峰值浓度比N型扩散层(3)高。N型扩散层(14)的低电位侧电路侧的端部比N型填埋扩散层的低电位侧电路侧的端部更靠近低电位侧电路。侧的端部更靠近低电位侧电路。侧的端部更靠近低电位侧电路。

【技术实现步骤摘要】
半导体装置及集成电路


[0001]本专利技术涉及具有MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的半导体装置。

技术介绍

[0002]主要用于对电力用半导体装置的栅极进行驱动的用途的电力控制用IC(Integrated Circuit：集成电路)通常具有：低电位侧电路，其以接地(GND)电位作为基准电位而进行动作；高电位侧电路，其以例如浮置电位等与GND电位不同的电位作为基准电位而进行动作；以及
[0003]电平移位电路，其进行低电位侧电路与高电位侧电路之间的信号传输。
[0004]已知通过降低表面电场(RESURF：REduced SURface Field)区域而将低电位侧电路区域与高电位侧电路区域分离，在该降低表面电场区域内形成构成电平移位电路的MOSFET的技术(例如下述的专利文献1)。该MOSFET需要保持与降低表面电场区域相同的耐压。另外，已知作为能够在耐压保持时降低表面电场区域完全耗尽而维持高耐压的条件，降低表面电场区域的垂直方向的深度(厚度)t本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其具有：半导体衬底，其形成有第1导电型的第1区域；第2导电型的降低表面电场区域即第2区域，其形成于所述第1区域的表层部，将高电位侧电路与低电位侧电路分离；第2导电型的第3区域，其至少形成于所述第2区域的所述高电位侧电路侧的底部，与所述第2区域相比杂质的峰值浓度高；以及MOSFET，其将所述第2区域作为漂移层，所述MOSFET具有：第2导电型的漏极区域即第4区域，其形成于所述第2区域的表层部，与所述第2区域相比杂质的峰值浓度高；第2导电型的源极区域即第6区域，其在与所述第4区域相比更靠所述低电位侧电路侧，形成于在所述第2区域内设置的第1导电型的第5区域的表层部，或者形成于所述第1区域的表层部；第1热氧化膜，其在所述第4区域与所述第6区域之间，形成于所述第2区域的表面；以及第2导电型的第7区域，其形成于所述第1热氧化膜之下的所述第2区域的表层部，与所述第2区域相比杂质的峰值浓度高，所述第7区域的所述低电位侧电路侧的端部的位置与所述第3区域的所述低电位侧电路侧的端部的位置相比更靠近所述低电位侧电路。2.根据权利要求1所述的半导体装置，其中，如果将所述第7区域的杂质浓度设为N[cm
‑3]、将深度设为t[cm]，则满足N
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cm
‑2的关系。3.根据权利要求1或2所述的半导体装置，其中，所述第3区域到达第2区域的表面，如果将所述第3区域的杂质浓度设为N[cm
‑3]、将深度设为t[cm]，则满足N
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t＞6.9
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【专利技术属性】
技术研发人员：今坂俊博，清水和宏，吉野学，川崎裕二，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：