半导体结构及其制造方法技术

公开一种半导体结构及其制造方法。半导体结构包括第一衬底、封装、第二衬底以及盖。封装贴合到第一衬底的第一侧。第二衬底贴合到第一衬底的第二侧。盖连接到第一衬底及第二衬底。盖包括：环形部，位于第一衬底的第一侧之上。环形部及第一衬底界定空间且封装容纳在空间中。盖还包括：多个外悬部，从环形部的隅角侧壁朝第二衬底延伸，以覆盖第一衬底的隅角侧壁。以覆盖第一衬底的隅角侧壁。以覆盖第一衬底的隅角侧壁。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本公开实施例涉及半导体结构及其制造方法。

技术介绍

[0002]由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续增加，半导体行业已经历快速增长。在很大程度上，集成密度的这种增加来自于最小特征大小(feature size)的不断地减小，这使得更多的组件能够集成到给定面积内。
[0003]由缩小电子器件的需求增加，亟需更小且更具创造性的半导体管芯的封装技术。这种封装系统的实例是叠层封装(Package-on-Package，PoP)技术。在PoP器件中，顶部半导体封装被堆叠在底部半导体封装的顶部上，以提供高集成水平及组件密度。另一实例是衬底上晶片上芯片(Chip-On-Wafer-On-Substrate，CoWoS)结构，其中半导体芯片贴合到晶片(例如，中介层)以形成晶片上芯片(Chip-On-Wafer，CoW)结构。然后将CoW结构贴合到衬底(例如，印刷电路板(printed circuit board，PCB))以形成CoWoS结构。这些及其他先进的封装技术使得半导体器件的生产具有增强的功能及小的占用面积(footprint)。

技术实现思路

[0004]根据实施例，一种半导体结构包括：第一衬底，包括第一侧及与所述第一侧相对的第二侧；封装，贴合到所述第一衬底的所述第一侧；第二衬底，贴合到所述第一衬底的所述第二侧；盖，连接到所述第一衬底及所述第二衬底，所述盖包括：环形部，位于所述第一衬底的所述第一侧之上，其中所述环形部及所述第一衬底界定空间且所述封装容纳在所述空间中；以及多个外悬部，从所述环形部的隅角侧壁朝所述第二衬底延伸，以覆盖所述第一衬底的隅角侧壁。
[0005]根据另一实施例，一种半导体结构包括：第一衬底，包括第一侧及与所述第一侧相对的第二侧；封装，贴合到所述第一衬底的所述第一侧；第二衬底，贴合到所述第一衬底的所述第二侧；盖，连接到所述第一衬底及所述第二衬底，所述盖包括：帽部；环形部，从所述帽部的底表面朝所述第一衬底延伸，其中所述环形部、所述帽部及所述第一衬底界定空间，且所述封装容纳在所述空间中；以及多个外悬部，从所述帽部的隅角侧壁朝所述第二衬底延伸，以覆盖所述第一衬底的隅角侧壁。
[0006]根据再一实施例，一种制造半导体结构的方法包括：将封装贴合到第一衬底的第一侧；提供盖，其中所述盖包括环形部及多个外悬部；将所述盖的所述环形部的底表面通过第一粘合剂贴合到所述第一衬底的所述第一侧；将所述第一衬底的与所述第一侧相对的第二侧通过多个电连接件贴合到第二衬底；以及将所述盖的所述多个外悬部的底表面通过第二粘合剂贴合到所述第二衬底，所述多个外悬部从所述环形部的隅角侧壁朝所述第二衬底延伸，以覆盖所述第一衬底的隅角侧壁。
附图说明
[0007]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
[0008]图1A到图5A示出根据各种实施例的制造半导体结构的中间阶段的剖视图。
[0009]图1B到图5B示出制造图1A到图5A的半导体结构的中间阶段的俯视图。
[0010]图6示出图5A的半导体结构的透视图。
[0011]图7A、图7B、图8A、图9A及图10A示出根据各种实施例的半导体结构的剖视图。
[0012]图8B到图10B示出图8A到图10A的半导体结构的俯视图。
[0013]图11是示出根据一些实施例的制造半导体结构的方法的流程图。
具体实施方式
[0014]以下公开内容提供用于实施本专利技术的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
[0015]此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
[0016]本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)器件进行验证测试。所述测试结构可包括例如在重布线层中或在衬底上形成的测试焊盘，以使得能够对3D封装或3DIC进行测试、使用探针和/或探针卡(probe card)等。可对中间结构以及最终结构实行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率并降低成本。
[0017]各种实施例提供包括盖的半导体结构。盖具有多个外悬部。外悬部贴合到板，以防止CoWoS结构的翘曲以及CoWoS结构与板之间的冷接缝(cold joint)。另外，外悬部被设置成环绕CoWoS结构的隅角侧壁，以保护电连接件并减少电连接件中由于外部应力导致的裂纹。
[0018]图1A到图5A示出根据各种实施例的制造半导体结构100的中间阶段的剖视图。图1B到图5B示出制造图1A到图5A的半导体结构100的中间阶段的俯视图。图6示出图5A的半导体结构100的透视图。在各种实施例中，半导体结构100包括封装103、第一衬底110及第二衬
底104。封装103可为三维集成电路器件(例如，晶片上芯片(CoW)封装)，且封装103可被称为CoW封装103。CoW封装103结合到第一衬底110。CoW封装103与第一衬底110的组合可被称为衬底上晶片上芯片(CoWoS)结构102。CoWoS结构102可包括芯片堆叠，例如逻辑搭载逻辑(logic-on-logic，LoL)、逻辑搭载存储器(memory-on-logic，MoL)等。
[0019]图1A及图1B示出CoWoS结构102。在一些实施例中，CoWoS结构102的CoW封装103包括管芯106、管芯108及封装组件105。管芯106可与管芯108相同或不同。举例来说，第一管芯106与第二管芯108具有不同的功耗。在一些实施例中，管芯106可为高功耗管芯，而管芯108可为低功耗管芯。尽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于包括：第一衬底，包括第一侧及与所述第一侧相对的第二侧；封装，贴合到所述第一衬底的所述第一侧；第二衬底，贴合到所述第一衬底的所述第二侧；以及盖，连接到所述第一衬底及所述第二衬底，其中所述盖包括：环形部，位于所述第一衬底的所述第一侧之上，其中所述环形部及所述第一衬底界定空间且所述封装容纳在所述空间中；以及多个外悬部，从所述环形部的隅角侧壁朝所述第二衬底延伸，以覆盖所述第一衬底的隅角侧壁。2.根据权利要求1所述的半导体结构，其中所述多个外悬部与所述第一衬底的所述隅角侧壁实质上共形。3.一种半导体结构，其特征在于包括：第一衬底，包括第一侧及与所述第一侧相对的第二侧；封装，贴合到所述第一衬底的所述第一侧；第二衬底，贴合到所述第一衬底的所述第二侧；以及盖，连接到所述第一衬底及所述第二衬底，所述盖包括：帽部；环形部，从所述帽部的底表面朝所述第一衬底延伸，其中所述环形部、所述帽部及所述第一衬底界定空间，且所述封装容纳在所述空间中；以及多个外悬部，从所述帽部的隅角侧壁朝所述第二衬底延伸，以覆盖所述第一衬底的隅角侧壁。4.根据权利要求3所述的半导体结构，其中所述帽部覆盖所述封装的顶表面，且在所述封装、所述环形部及所述帽部之间具有空隙。5.根据权利要求3所述的半导体结构，其中所述帽部具有开口，所述开口暴露出所述封装的顶表面。6.根据权...

【专利技术属性】
技术研发人员：黄冠育，黄松辉，侯上勇，黄建元，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：