半导体装置制造方法及图纸

实施方式提供能够兼顾高耐压与低接通电阻的半导体装置。实施方式的半导体装置具备在上表面形成有凹部的半导体部分、设于所述凹部内的一部分的绝缘部件、第一电极、以及比所述绝缘部件薄的栅极绝缘膜。所述第一电极具有设于所述凹部内的其他一部分的第一部分、以及设于比所述绝缘部件靠上方的位置的第二部分。所述栅极绝缘膜设于所述半导体部分与所述第一部分之间。所述半导体部分具有与所述栅极绝缘膜相接的第一导电型的第一层、以及与所述第一层相接并与源极触点及漏极触点连接的第二导电型的第二层和第三层。在从上方观察时，所述凹部位于所述源极触点与所述漏极触点之间。所述绝缘部件配置于所述第一部分与所述第三层之间。之间。之间。

【技术实现步骤摘要】
半导体装置
[0001]相关申请
[0002]本申请享受以日本专利申请2019－232931号(申请日：2019年12月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]实施方式涉及半导体装置。

技术介绍

[0004]以往，作为电力控制用的开关元件，使用了DMOS(Diffused Metal-Oxide-Semiconductor Field-Effect Transistor，扩散金属氧化物半导体场效应晶体管)。在DMOS中，期望兼顾高耐压与低接通电阻。

技术实现思路

[0005]实施方式提供一种能够兼顾高耐压与低接通电阻的半导体装置。
[0006]实施方式的半导体装置具备：半导体部分，在上表面形成有凹部；绝缘部件，设于所述凹部内的一部分；第一电极；栅极绝缘膜，比所述绝缘部件薄；源极触点，设于所述半导体部分上；以及漏极触点，设于所述半导体部分上。所述第一电极具有：第一部分，设于所述凹部内的其他一部分；以及第二部分，设于比所述绝缘部件靠上方的位置。所述栅极绝缘膜设于所述半导体部分与所述第一部分之间。所述半导体部分具有：第一导电型的第一层，与所述栅极绝缘膜相接；第二导电型的第二层，与所述第一层相接并与所述源极触点连接；以及第二导电型的第三层，与所述第一层相接并与所述漏极触点连接。在从上方观察时，所述凹部位于所述源极触点与所述漏极触点之间。所述绝缘部件配置于所述第一部分与所述第三层之间。
附图说明
[0007]图1是表示第一实施方式的半导体装置的剖面图。
[0008]图2是表示第二实施方式的半导体装置的剖面图。
[0009]图3的(a)是表示第三实施方式的半导体装置的俯视图，(b)是其剖面图。
具体实施方式
[0010]＜第一实施方式＞
[0011]首先，对第一实施方式进行说明。
[0012]图1是表示本实施方式的半导体装置的剖面图。
[0013]另外，图1是示意性的，适当省略或者夸张了构成要素。对于后述的图2、图3的(a)以及(b)也是同样的。
[0014]如图1所示，在本实施方式的半导体装置1中设有硅基板10，在硅基板10上设有外
延层11。外延层11是从硅基板10的上表面外延生长硅而形成的层，导电型例如为p型。
[0015]在外延层11上的一部分设有导电型为p型的p型阱12。p型阱12的杂质浓度比外延层11的杂质浓度高。在p型阱12上的一部分设有导电型为n型的源极层13。在源极层13上的一部分设有导电型为n
+
型的源极触点层14。源极触点层14的杂质浓度比源极层13的杂质浓度高。
[0016]在p型阱12上的其他一部分设有导电型为p型的主体层15。主体层15的杂质浓度比p型阱12的杂质浓度高。在主体层15上的一部分设有导电型为p
+
形的主体触点层16。主体触点层16的杂质浓度比主体层15的杂质浓度高。例如，主体层15与源极层13相接。
[0017]在外延层11上的其他一部分设有导电型为n型的漂移层17以及导电型为n型的n型阱18。n型阱18的杂质浓度比漂移层17的杂质浓度高。漂移层17与n型阱18彼此相接。在漂移层17上的一部分以及n型阱18上设有导电型为n型的漏极层19。漏极层19的杂质浓度比n型阱18的杂质浓度高。在漏极层19上的一部分设有导电型为n
+
型的漏极触点层20。漏极触点层20的杂质浓度比漏极层19的杂质浓度高。
[0018]通过硅基板10、外延层11、p型阱12、源极层13、源极触点层14、主体层15、主体触点层16、漂移层17、n型阱18、漏极层19、漏极触点层20，形成有半导体部分30。半导体部分30例如由单晶硅构成，在各部分导入有杂质。
[0019]通过半导体部分30中的外延层11、p型阱12、主体层15、主体触点层16，形成有导电型为p型的第一层31。通过半导体部分30中的源极层13以及源极触点层14，形成有导电型为n型的第二层32。通过半导体部分30中的漂移层17、n型阱18、漏极层19、漏极触点层20，形成有导电型为n型的第三层33。第二层32以及第三层33与第一层31相接，例如设于第一层31上。即，半导体部分30具有第一层31、第二层32、第三层33。
[0020]另外，外延层11的导电型也可以为n型。在该情况下，p型的第一层31包括p型阱12、主体层15、主体触点层16，n型的第二层32包括源极层13以及源极触点层14，n型的第三层33包括外延层11、漂移层17、n型阱18、漏极层19、漏极触点层20。在该情况下，第二层32以及第三层33也与第一层31相接。
[0021]在半导体部分30的上表面35形成有凹部36。在包含源极层13以及漏极层19的截面中，凹部36的形状为倒梯形形状，且为锥状。凹部36具有源极层13侧的侧面36s、漏极层19侧的侧面36d、底面36b。侧面36s以及侧面36d为锥状。另外，在与包含源极层13以及漏极层19的截面正交的截面、即沿着图1的纸面进深方向的截面中，凹部36的侧面并不限于锥状。底面36b位于侧面36s与侧面36d之间，并与侧面36s以及侧面36d相接。另外，将由侧面36s的上端与侧面36d的上端夹着的虚拟的平面设为凹部36的上表面36u。
[0022]源极层13在侧面36s的上部露出。p型阱12在从侧面36s的下部到底面36b的侧面36s侧的部分露出。漏极层19在侧面36d的上部露出。漂移层17在从侧面36d的下部到底面36b的侧面36d侧的部分露出。外延层11在底面36b中的p型阱12露出的部分与漂移层17露出部分之间露出。
[0023]在凹部36内的漏极层19侧的部分设有绝缘部件41。绝缘部件41例如由硅氧化物构成，例如通过以TEOS(Tetraethyl orthosilicate：Si(OC2H5)4)为原料的CVD(Chemical Vapor Deposition：化学气相沉积)法形成。
[0024]绝缘部件41的侧面41d与凹部36的侧面36d相同。绝缘部件41的底面41b与底面36b
中的侧面36d侧的部分相同。绝缘部件41的侧面41d以及底面41b与第三层33相接。更详细地说，侧面41d的上部与漏极层19相接，侧面41d的下部以及底面41b与漂移层17相接。绝缘部件41的上表面41u与凹部36的上表面36u相同。绝缘部件41的侧面41d与上表面41u所成的角度θ1为锐角，例如为10度以上且85度以下。
[0025]从凹部36内的源极层13侧的部分到绝缘部件41上设有电极42。即，电极42具有配置于凹部36内的第一部分42a、以及配置于比绝缘部件41靠上方的位置的第二部分42b。第一部分42a配置于绝缘部件41与栅极绝缘膜43之间。第二部分42b配置于比第一部分42a靠上方的位置，具有设于凹部36的正上方区域的部分、以及朝向漏极层19延伸突出的部分本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：半导体部分，在上表面形成有凹部；绝缘部件，设于所述凹部内的一部分；第一电极，具有第一部分和第二部分，该第一部分设于所述凹部内的其他一部分，该第二部分设于比所述绝缘部件靠上方的位置；栅极绝缘膜，设于所述半导体部分与所述第一部分之间，比所述绝缘部件薄；源极触点，设于所述半导体部分上；以及漏极触点，设于所述半导体部分上，所述半导体部分具有：第一导电型的第一层，与所述栅极绝缘膜相接；第二导电型的第二层，与所述第一层相接，并与所述源极触点连接；以及第二导电型的第三层，与所述第一层相接，并与所述漏极触点连接，在从上方观察时，所述凹部位于所述源极触点与所述漏极触点之间，所述绝缘部件配置于所述第一部分与所述第三层之间。2.如权利要求1所述的半导体装置，在从上方观察时，所述第二部分的一部分配置于所述第一部分与所述漏极触点之...

【专利技术属性】
技术研发人员：篠原大辅，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：