一种新型可重构电路制造技术

本实用新型专利技术涉及电子信息领域，特别涉及一种可重构电路，包括微处理器和可重构硬件，其特征在于：所述可重构硬件包括由ＦＰＧＡ构成的作为独立元件的可编程芯片和用来给可编程芯片配置程序的多个配置器件和多个或门逻辑电路；或门一个输入端连接上述微处理器，或门另一个输入端连接可编程芯片，或门输出端连接配置器件。本实用新型专利技术的有益效果：通过微处理器控制ＦＰＧＡ的配置启动过程和数据配置芯片的片选信号，实现多个功能的在线可重构；结构简单、成本低廉、方便实用、适宜推广应用。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及电子信息
，特别涉及一种新型可重构电路。(二)
技术介绍
早期的电路设计，对功能重构一般采用两套电路进行切换，成本高，设备复杂。近几年，随着FPGA技术和CPU技术的发展，使得设计人员可以 利用统一的硬件平台进行不同功能的实现。但在一般情况下，都是采用对 软件进行重配置并需要重新上电的方式进行，该种方式存在以下不足1. 要求断电，并且下载软件要充分考虑系统的工作特点，设计复杂；2.对CPU 要求高，配置时间长，调试困难。(三)
技术实现思路
本技术要解决的技术问题是提供了一种新型可重构电路，通过微 处理器控制FPGA的配置启动过程和数据配置芯片的片选信号，实现多个功 能的在线可重构。为了解决上述技术问题，本技术是通过以下措施来实现的 一种 新型可重构电路，包括微处理器和可重构硬件，其特征在于所述可重构硬件包括由FPGA构成的作为独立元件的可编程芯片和用来给可编程芯片 配置程序的多个配置器件和多个或门逻辑电路；或门一个输入端连接上述 微处理器，或门另一个输入端连接可编程芯片，或门输出端连接配置器件。本技术所述FPGA为主串模式配置。本技术的有益效果1. 通过微处理器控制FPGA的配置启动过程和数据配置芯片的片选 信号，实现多个功能的在线可重构；2. 结构简单、成本低廉、方便实用、适宜推广应用。(四) 附图说明 以下结合附图和具体实施例对本技术作进一步详细说明。 图1为本技术的结构示意图。图2为本技术的配置时序图。 具体实施方式附图为本技术的一个具体实施例，如图l所示一种新型可重构电路，包括微处理器和可重构硬件，所述可重构硬件包括由FPGA构成的作为独立元件的可编程芯片和用来给可编程芯片配置程序的多个配置器件和多个或门逻辑电路；或门一个输入端连接上述微处理器，或门另一个输入端 连接可编程芯片，或门输出端连接配置器件。本技术FPGA采用主串模式配置方式，如图2所示其配置引脚如下nSTATUS:命令状态下为器件的状态输出。加电后，FPGA立即驱动该 引脚到低电位，然后在100ms内释放它。NSTATUS经过10kQ电阻上拉到 Vcc，如果配置中发生错误，FPGA将其拉低。在配置或者初始化时，若配 置电路将nSTATUS拉低，FPGA进入错误状态。NC0NFIG:配置控制输入。低电位使器件复位，由低到高的电位跳变 启动配置。C0NF一D0NF:双向漏极开路；在配置前和配置期间为状态输出，FPGA 将其驱动为低。所有配置数据无错误接收并且初始化时钟周期开始后，FPGA将其置为三态，由于有上拉电阻，所以将其变为高电平，表示配置成功。 在配置结束且初始化开始时，CONF—DONE为状态输入若配置电路驱动该 管脚到低，则推迟初始化工作；输入高电位则引导器件执行初始化过程并 进入用户状态。DCLK: FPGA内部振荡器产生的输出时钟，为串行配置器件提供时钟，控制整个配置周期。ASD0:串行数据输出，与DCLK —同作用读取串行配置器件的配置数据。 nCS0:片选，在配置期间，FPGA将其驱动为低，选中待配置的串行配置器件。nCE: FPGA器件使能输入。nCE为低时，使能配置过程。单片配置时， nCE必须始终为低。nCE0:输出(专用于多片器件)。FPGA配置完成后，输出为低。在多片级联配置时，驱动下一片的nCE端。DATA0:数据输入，在DATA0引脚上的一位配置数据。为了开始配置，配置管脚和JTAG管脚所在的VCCINT、VCCI0必需供电。 FPGA上电后进入复位状态。nCONFIG被置为低电平，使FPGA进入复位状态； nC0NFIG由低到高的电位跳变启动配置过程。整个配置包括三个阶段复 位、配置和初始化。当nSTATUS或者nC0NFIG为低电平时，器件脱离复位 状态，并且释放漏极开路的nSTATUS管脚。在nSTATUS释放后，被外部电 阻拉高，这时nSTATUS和nC0NFIG同时为高电平，FPGA准备接收配置数据， 配置阶段开始。在串行配置过程中，FPGA在DCLK上升沿锁存DATA0引脚 上的数据。成功接收到所有数据后，释放C0NF—D0NE弓l脚，并被外部电阻 拉高。CONF—DONE由低到高的转变标志配置结束，初始化开始。此后，DCLK 必须提供几个周期的时钟(具体周期数据与DCLK的频率有关)，确保目标 芯片被正确初始化。初始化完成后，FPGA进入用户工作模式。如果使用了 可选的INIT—D0NE信号，在初始化结束后，INI乙D0NE被释放，且被外部 电阻拉高，这时进入用户模式。在配置过程中， 一旦出现错误，FPGA将nSTATUS拉低。系统可以实时 监测，当识别到这个信号后，重新启动配置过程。NC0NFIG由高变低，再 变高可以重新进行配置。 一旦nC0NFIG被置低，nSTATUS和CONF—DONE也 将被FPGA置低。当nSTATUS和nCONFIG同时为高电平时，配置开始。如图1.2所示配置过程为系统上电后由微处理器的0UTPUT1将 nC0NFIG置低再置高来初始化配置，同时将0UTPUT2或0UTPUT3置低，当 cyclone FPGA的nCS0变低后，选中配置器件1或配置器件2，在DCLK和 ASD0共同作用下，将所选中的串行配置器件的配置数据送到DATA0管脚。在配置过程中，微处理器实时监测nSTATUS信号， 一旦nSTATUS变低。 说明配置出现错误，重新启动配置过程。配置完成后，微处理器检测 C0NF—D0NE是否变高，若变高，说明配置成功；若未变高，说明配置失败， 应该重新启动配置过程。权利要求1.一种可重构电路，包括微处理器和可重构硬件，其特征在于所述可重构硬件包括由FPGA构成的作为独立元件的可编程芯片和用来给可编程芯片配置程序的多个配置器件和多个或门逻辑电路；或门一个输入端连接上述微处理器，或门另一个输入端连接可编程芯片，或门输出端连接配置器件。2. 根据权利要求1所述可重构电路，其特征在于所述FPGA为主串模式配置。专利摘要本技术涉及电子信息领域，特别涉及一种可重构电路，包括微处理器和可重构硬件，其特征在于所述可重构硬件包括由FPGA构成的作为独立元件的可编程芯片和用来给可编程芯片配置程序的多个配置器件和多个或门逻辑电路；或门一个输入端连接上述微处理器，或门另一个输入端连接可编程芯片，或门输出端连接配置器件。本技术的有益效果通过微处理器控制FPGA的配置启动过程和数据配置芯片的片选信号，实现多个功能的在线可重构；结构简单、成本低廉、方便实用、适宜推广应用。文档编号G06F15/76GK201163400SQ20082001877公开日2008年12月10日 申请日期2008年3月12日 优先权日2008年3月12日专利技术者姜士强, 葛庆国, 郝秀花, 韩东方 申请人:山东泉清通信有限责任公司本文档来自技高网...

【技术保护点】
一种可重构电路，包括微处理器和可重构硬件，其特征在于：所述可重构硬件包括由ＦＰＧＡ构成的作为独立元件的可编程芯片和用来给可编程芯片配置程序的多个配置器件和多个或门逻辑电路；或门一个输入端连接上述微处理器，或门另一个输入端连接可编程芯片，或门输出端连接配置器件。

【技术特征摘要】

【专利技术属性】
技术研发人员：郝秀花，葛庆国，韩东方，姜士强，
申请(专利权)人：山东泉清通信有限责任公司，
类型：实用新型
国别省市：88[中国|济南]