一种降低三五族半导体器件寄生电容的方法及三五族半导体器件结构技术

一种三五族半导体器件，包括:具有源极区及漏极区的衬底、源极，设置于衬底且对应于源极区、漏极，设置于衬底且对应于漏极区、栅极，设置于源极及漏极之间、第一保护层，具有第一凹槽及第二凹槽分别设置在源极及漏极上，且覆盖部分衬底，且于栅极及源极与漏极之间的衬底上没有覆盖所述第一保护层、第二保护层，设置在位于漏极的第一保护层的侧壁上，且侧壁相邻于所述栅极以及场板结构，设置于第一凹槽及设置于第二凹槽内并覆盖部分位于源极及漏极上的第一保护层，且在源极上的场板结构延伸至第二保护层上以及覆盖在相邻于第二保护层的部分第一保护层，其中在源极区上的第一保护层、场板结构及第一保护层环绕栅极，且场板结构与栅极之间具有空隙。

【技术实现步骤摘要】
一种降低三五族半导体器件寄生电容的方法及三五族半导体器件结构
本专利技术是涉及一种半导体
，特别是有关于一种降低三五族半导体器件寄生电容的方法及三五族半导体器件。
技术介绍
化合物半导体器件，例如氮化镓(GaN)目前已经是射频(RF)及高功率(Highpower)器件的潮流之一。由于氮化镓晶体管的宽能带隙及高的临界崩溃电压，所以氮化镓晶体管是高电压应用的很好候选者。高电压应用包含功率转换器、射频(RF)功率转换器、RF开关及其他高电压应用。但是简单的晶体管架构，例如具有单一栅极、源极和漏极，无法利用这些电特性。此类氮化镓晶体管由于漏极电场线集中在栅极的边缘，并造成过早的崩溃，所以无法实现氮化镓材料特性标示的最早崩溃电压。
技术实现思路
根据现有技术的缺陷，本专利技术主要的目的在于提供一种降低三五族半导体器件寄生电容的方法及三五族半导体器件，三五族半导体器件可应用在射频器件领域里，透过降低半导体器的寄生电容，而提升高频效率。本专利技术另一的目的在于提供一种三五族半导体器件，其中，在三五族半导体器件中的场板结构可以有效的降低三五族半导体器件的寄生电容。本专利技术的又一目的在于提供一种降低三五族半导体器件寄生电容的方法，其采用场板空桥制程，将环绕栅极上方的保护层移除，使得源极的场板悬空，使得原本为保护层的介电常数变成空气的介电常数，有效降低寄生电容，但仍然可以保留源极场板来提升崩溃电压。本专利技术的再一目的在于提供一种降低三五族半导体器件寄生电容的方法，采用源极场板蚀刻制程，其主要将栅极上方的场板移除，以有效的降低寄生电容的有效面积，达到降低寄生电容的效果，且此区域的场板无法提供吸引漏极电力线来提供崩溃电压，因此仍可保有提升崩溃电压的效果。本专利技术的更一目的在于提供一种降低三五族半导体器件寄生电容的方法，采用阻障层减薄制程，主要是将栅极金属更接近氮化镓通道层，且在半导体器件的沟槽内源极与漏极侧的介质为空气，由于空气的介电常数为1，可以有效的降低寄生电容，且没有改变栅极场板的设计因此仍然可以保持提升崩溃电压的效果。根据上述目的，本专利技术提供一种三五族半导体器件，包括:具有源极区及漏极区的衬底、源极，设置于衬底且对应于源极区、漏极，设置于衬底且对应于漏极区、栅极，设置于源极及漏极之间、第一保护层，具有第一凹槽及第二凹槽分别设置在源极及漏极上，且覆盖部分衬底，且于栅极及源极与漏极之间的衬底上没有覆盖所述第一保护层、第二保护层，设置在位于漏极的第一保护层的侧壁上，且侧壁相邻于所述栅极以及场板结构，设置于第一凹槽及设置于第二凹槽内并覆盖部分位于源极及漏极上的第一保护层，且在源极上的场板结构延伸至第二保护层上以及覆盖在相邻于第二保护层的部分第一保护层，其中在源极区上的第一保护层、场板结构及第一保护层环绕栅极，且场板结构与栅极之间具有空隙。根据上述目的，本专利技术还提供一种三五族半导体器件，包括:衬底、栅极，设置在衬底上、第一保护层，覆盖在部分衬底的表面及覆盖在栅极的侧壁及顶面上、第一场板，覆盖在衬底的表面及覆盖在栅极的侧壁的第一保护层，且第一场板具有第一凹槽以暴露出在栅极上的第一保护层、第二保护层，覆盖在第一场板及部分第一保护层上并具有第二凹槽设置于栅极的顶面上，且第二凹槽对应于第一凹槽以暴露出在栅极的顶面上的第一保护层、第二场板，覆盖在第二保护层且具有第三凹槽同时对应第二凹槽及第一凹槽以暴露出在栅极的顶面上的第一保护层、第三保护层，覆盖在第二场板上且与第二保护层连接并具有第四凹槽设置在栅极的所述顶面上，且第四凹槽对应于第三凹槽、第二凹槽及第一凹槽以暴露出在栅极的顶面上的第一保护层、以及第三场板，覆盖在部分第三保护层上及在第二保护层与第三保护层连接结构之间，且第三场板具有第五凹槽同时对应第四凹槽、第三凹槽、第二凹槽及第一凹槽以暴露出在栅极的顶面上的第一保护层，使得对应于栅极上由第一凹槽、第二凹槽、第三凹槽、第四凹槽及第五凹槽形成深沟槽结构。根据上述目的，本专利技术另外提供一种三五族半导体器件，包括:具有源极区及漏极区的衬底、阻障层，设置在衬底上且具有第一凹槽、源极，设置于阻障层上且在对应于源极区的位置、漏极，设置于阻障层上且在对应于漏极区的位置、保护层，覆盖于阻障层的表面、源极及漏极，且具有第二凹槽对应第一凹槽，且第二凹槽的开口小于第一凹槽，使得第二凹槽覆盖部分第一凹槽并暴露出阻障层的部分表面、以及栅极，设置在第二凹槽及覆盖在第二凹槽及第一凹槽所暴露的阻障层的部分表面，使得在第一凹槽内的栅极与相邻的阻障层之间具有空隙。附图说明图1是根据本专利技术所披露的技术，表示应用场板空桥工艺形成三五族半导体器件的步骤流程示意图。图2A－图2F是根据本专利技术所披露的技术，表示应用场板空桥工艺形成三五族半导体器件的各步骤示意图。图3是根据本专利技术所披露的技术，表示应用源场板蚀刻工艺形成三五族半导体器件的步骤流程示意图。图4A－图4D是根据本专利技术所披露的技术，表示应用源场板蚀刻工艺形成三五族半导体器件的各步骤示意图。图5是根据本专利技术所披露的技术，表示应用阻障层减薄工艺形成三五族半导体器件的步骤流程示意图。图6A－图6D是根据本专利技术所披露的技术，表示应用阻障层减薄工艺形成三五族半导体器件的各步骤示意图。具体实施方式为了使本专利技术的目的、技术特征及优点，能更为相关
人员所了解，并得以实施本专利技术，在此配合所附的图式、具体阐明本专利技术的技术特征与实施方式，并列举较佳实施例进一步说明。以下文中所对照的图式，为表达与本专利技术特征有关的示意，并未亦不需要依据实际情形完整绘制。而关于本案实施方式的说明中涉及本领域技术人员所熟知的
技术实现思路
，亦不再加以陈述。在本专利技术所披露的三五族半导体器件中，主要是利用场板工艺，可以保有原三五族半导体器件可以承受崩溃电压的效果亦可以降低寄生电容。又，由器件的电容关系如式(1)所示:其中C为电容(Capacitance)，A为面积(area)，d为距离(distance)，∈为介电常数。在现有技术的制程中，d则是指保护层的厚度，而∈则是与保护层的材料有关，由式(1)可以得知，要降低电容的方法可以由几个方式来达成:(1)降低介电常数；(2)降低面积；及(3)增加距离。因此，基于上述的概念，本专利技术披露了可以降低三五族半导体器件的寄生电容的方法及其结构，如以下说明。首先，请同时参考图1及图2A至图2F。图1是根据本专利技术所披露的技术，表示应用场板空桥工艺形成三五族半导体器件的步骤流程示意图。图2A至图2F是表示根据本专利技术所披露的技术，表示应用场板空桥工艺形成三五族半导体器件的各步骤示意图。请同时参考图1的步骤S10及图2A。步骤S10：在衬底上堆栈第一保护层。在此步骤中，衬底10内具有源极区102、漏极区104以及相对于源极区102及漏极区104分别设置于有源极14及漏极16，且栅极12设置在源极14与漏极16之间，而上述源极区102、漏极区104、源极14、漏极16及栅极12的形成方式为现有技术，也并非本案的技术特征，本文档来自技高网...

【技术保护点】
1.一种三五族半导体器件，其特征在于，包括:/n衬底，具有源极区及漏极区；/n源极，设置于所述衬底且对应于所述源极区；/n漏极，设置于所述衬底且对应于所述漏极区；/n栅极，设置于所述源极及所述漏极之间；/n第一保护层，具有第一凹槽及第二凹槽分别设置在所述源极及所述漏极上，且覆盖部分所述衬底，且于所述栅极及所述源极与所述漏极之间的所述衬底上没有覆盖所述第一保护层；/n第二保护层，设置在位于所述漏极的所述第一保护层的侧壁上，且所述侧壁相邻于所述栅极；以及/n场板结构，设置于所述第一凹槽及设置于所述第二凹槽内并覆盖位于所述源极及所述漏极上的部分所述第一保护层，且在所述源极上的所述场板结构延伸并覆盖在所述第二保护层上以及覆盖在相邻所述第二保护层的部分所述第一保护层，其中在所述源极区上的所述第一保护层、所述场板结构及所述第一保护层环绕所述栅极，且所述场板结构与所述栅极之间具有空隙。/n

【技术特征摘要】
1.一种三五族半导体器件，其特征在于，包括:
衬底，具有源极区及漏极区；
源极，设置于所述衬底且对应于所述源极区；
漏极，设置于所述衬底且对应于所述漏极区；
栅极，设置于所述源极及所述漏极之间；
第一保护层，具有第一凹槽及第二凹槽分别设置在所述源极及所述漏极上，且覆盖部分所述衬底，且于所述栅极及所述源极与所述漏极之间的所述衬底上没有覆盖所述第一保护层；
第二保护层，设置在位于所述漏极的所述第一保护层的侧壁上，且所述侧壁相邻于所述栅极；以及
场板结构，设置于所述第一凹槽及设置于所述第二凹槽内并覆盖位于所述源极及所述漏极上的部分所述第一保护层，且在所述源极上的所述场板结构延伸并覆盖在所述第二保护层上以及覆盖在相邻所述第二保护层的部分所述第一保护层，其中在所述源极区上的所述第一保护层、所述场板结构及所述第一保护层环绕所述栅极，且所述场板结构与所述栅极之间具有空隙。


2.如权利要求1所述的三五族半导体器件，其特征在于，所述第一保护层及第二保护层可以是硅氧化物、硅氮化物或是聚并环丁烯高分子材料。


3.如权利要求1所述的三五族半导体器件，其特征在于，所述第二保护层的厚度等于第一保护层的厚度。


4.如权利要求1所述的三五族半导体器件，其特征在于，所述场板结构与所述栅极之间的所述空隙的介电常数为1。


5.一种三五族半导体器件，其特征在于，包括:
衬底；
栅极，设置在所述衬底上；
第一保护层，覆盖在部份所述衬底的表面及覆盖在所述栅极的侧壁及顶面上；
第一场板，覆盖在所述衬底的所述表面及覆盖在所述栅极的所述侧壁的所述第一保护层，且所述第一场板具有第一凹槽以暴露出在所述栅极上的所述第一保护层；
第二保护层，覆盖在所述第一场板及部分所述第一保护层上并具有第二凹槽设置于所述栅极的所述顶面上，且所述第二凹槽对应于所述第一凹槽以暴露出在所述栅极的所述顶面上的所述第一保护层；
第二...

【专利技术属性】
技术研发人员：何伟志，吴俊鹏，
申请(专利权)人：吴俊鹏，陈纪宇，
类型：发明
国别省市：中国台湾;71