单元阵列处理机的地址产生制造技术

此文揭示了一个阵列处理机，其包括排列在垂向行和横向列中的处理机矩阵．每行具有产生一个地址的能力，其可能不同于产生所有其它行的地址．因此处理机的每行包含一专用的地址处理机，其在各个行与数据处理机以及存储器相连接．这样，在各个行中地址处理机和存储器控制的地址由该行的数据处理机的状态决定．基于这种结构，由于各行具有单独产生不同地址的能力，使处理机能够处理的应用数目有了增加．（*该技术在2006年保护过期，可自由使用*）

【技术实现步骤摘要】
单元阵列处理机已为人们所熟悉，它包括比较简单的处理机或单元的阵列，其中每个单元能在垂直和水平方向访问它的相邻单元。这种处理机被排列在M列和N行中，每个单元均与一个行和列相联系并在垂直和水平方向上与它的相邻单元联接。单元阵列处理机处理并行数据流，同时获得大的吞吐量。当一常规单处理机在某一时刻以顺序方式处理一个数据项时，单元阵列处理机却能同时对许多数据目标进行处理。这样，对于任何单一指令，数据目标必须是同种类型的，因此，提供相同的顺序指令流用于同时处理这些数据目标才有意义。这种特殊类型的处理机称为单指令多数据处理机(SIMD)。一台单元阵列处理机可由单位或多位计算机的一个矩形阵列组成，其可由大规模集成电路(LSI)来实现。例如每个单位均可有一个在处理机芯片的内部或外部的存储器，其可包括很大的存储量，例如从2k到64k位。这些单元同时执行相同的指令，各自处理自己的数据。这些单元能在所有四个方向上与它们的相邻单元或外部数据输入输出寄存器相互通讯。因此该阵列能被应用到那些需要非常复杂的数学处理来解决的问题，例如矩阵列运算、向量计算、图像处理、模式识别、以及许多其它用途。无论如何，已有许多广为人知的单指令多数据并行处理机的已有技术的例子，例如古德依尔(Goodyear)的巨型并行处理机(MPP)，英国国际计算机有限公司的分布式阵列处理机(ICL DAP)，以及全国现金出纳机公司(NCR)的GAPP芯片和日本电报电话公司的关联阵列处理机(NTT AAP)芯片。宝来伊利阿克VI(Burroughs ILL IAC IV)计算机不同于上面提到的机器，它对8-位，32-位，或64-位字并行操作，其64个处理机单元的每一个具有一个变址寄存器和一个地址加法器，可变换称作存储服务部件(Memory Service Unit)的中央控制器所发出的地址。它不提供本文描述的同时的独立地址和数据计算，也不提供如本文描述的对存储器的独立的，与数据相关的写入启动。重要的是，一台单指令多数据并行处理机也是由排列在一个长方矩阵中的处理单元阵列组成的，该阵列被一个与程序存储器联接的控制器控制，该控制器用于指令译码器并使处理机按要求运行。处理机整个并行部分的存储器地址选择通过由控制器引出的一个阵列地址发生器来实现以向存储器提供一个地址。注意这一点很重要单元阵列处理机一般以单位串行方式运行，即，一位接着一位处理。就这一点而论，向各个处理机提供1-位存储器的分别寻址是不经济的。本文描述的处理机是以字并行为基础的处理，例如16-位字，从而分别寻址不但经济上可行，而且简化了机器的程序设计模式和增大了机器所适合的应用范围。因此，那些通过横向表征码和垂向表征码或内部表征码装置工作的单元均将是现役的单元。按照这种结构，存在一个单地址发生器，它的输出被所有与处理机阵列相联系的存储器利用。举一个特别的例子，让我们假定处理机阵列是由十六个16-位处理机构成的，每个处理机后面有N字的存储器。地址发生器产生一个单地址可被所有十六个存储器用来取或存一个操作数。此外，所有存储器不论读(READ)操作或写(WRITE)操作是否被执行均会运行。并行处理机的结构特别适合处理机阵列的字长与所需的地址的字长没有特别关系的场合。可以再设想处理机阵列由排列在16行×16列构形中的256个单位处理机组成，此情况中，可设想从存储器，更确切些，从一字集中取出一个位平面。在此情况中，当一些处理机为非现役时，避免写入一个不该被写入存储单元的唯一办法是执行一个读出-破坏-写入(READ-MODIFY-WRITE)操作。因此，所有存储单元被读并当那些非现役的处理机的数据是被写的时候，与被读的完全相同的数据被送回到那些存储单元，同时对于现役的处理机，新的数据被送回来替代旧的。执行或完成一读出-破坏-写入操作要用二个循环，每当想要实现一单写循时总是因此使处理机减慢。这是单元阵列处理机的一个典型问题。另一个困难是当地址发生器或从地址发生器一直到存储器的地址总线失效时导致整个处理机的失效。因此，一个单点失效会造成整个机器的失效。此外，如果处理机特别大，来自遍及整个机器的单地址发生器的地址分布会耗费大量时间，不得不靠增加电路设计的复杂性来减小对速度的影响或简单地让机器减慢速度。第三个、进一步限制了这种并行处理体系结构的难题是在一定要写的程序中仅一个单地址足以满足所有处理机取数据。一种不适合于这种体系结构的程序类型是树检索算法，在这种树检索算法中，每个处理机通过它的存储器中的树进行检索。每个树的分支有一个指向下一个被检索分支的指针，在该情况中，在整个机器中有不同的正在使用的指针，但在单地址发生器的情况下，很清楚这是不会发生的，除非是在浪费并行处理机能力的前提下检索树。还有一个困难是，如果想要实现地址产生，该地址是由来自处理机阵列某处的数据驱动出来的，则需要这样一个选择机械来实现，其中有一个特别的处理机提供它的数据，该数据接着被输入到地址发生器中。这种选择装置的实现是困难的，并且传输数据的时间会进一步减慢机器的速度，因而象这样的选择装置是很少使用的。另外，若处理机的字长与地址发生器的字长不一样，字长间的转换就有困难。而且，由于一个处理机的某一行可以有一字集在内，即，可以假想一个16-位行，内含有二个8-位处理机，就存在一个转换问题，其中处理机阵列左边的位将需要与最少有效部分通讯，也就是说，与在地址发生器右半边的位通讯，这个转换又进一步复杂了结构。完全可说在并行处理机结构中，主要的限制是用于寻址特定单元的方法。这一方法导致上述各项困难并且因此严重地损害了机器用于执行数学与其它逻辑运算的速度。因此，本专利技术的一个目的是提供一分布式寻址的处理机阵列，其中在一特定行内的相应的每个处理机单元与它自身的地址发生器相联接。这样，并行树检索算法可实现，并因此可用更可靠的方式为许多在常规的单处理机中常遇到的算法提供快速的运算。在一个包含有排列在M到N行矩阵中的多元处理机构成的处理机阵列中，所述处理机在所述行和列中与相邻处理机相联接，在所述阵列中的每一行中的改进措施包括至少有一个地址处理机与所述处理机相联接，一个存储器与所述地址处理机相联接，并且在所述地址处理机附近的处理机能与所述地址处理机和存储器通讯。图1为根据本专利技术原理的具有分布式寻址的单指令多数据处理机的框图;图2给出了能由图1处理机执行的二叉树检索的简图;图3说明了能由图1处理机执行的并行N元组树检索的简图;图4为一个替换实例，示出了具有分布式寻址、顺序地址和数据处理的阵列处理机;图5为把变量变换到存储器线性阵列图;图6说明了按行序把变量变换到存贮器中方形数据阵列的表;图7说明了按列序把变量变换到存储器中方形数据阵列的表;图8给出了把变量变换到存储器立方矩阵中去的表;图9为能用于本专利技术的16-位中央处理机的框图;图10为图9的中央处理机的简化框图;图11为根据本专利技术的写入启动逻辑框图;图12为应用于本专利技术中的典型的处理机行构造框图;图13为能与本专利技术一起使用的系统控制器的简化框图。参照图1，其为根据本专利技术的具有分布式寻址的阵列处理机。阵列处理机包括一个多元数据处理机，各个处理机排列在一行中，数据处理机是分别独立的处理部件本文档来自技高网...

【技术保护点】
在一个包含一个排列在Ｍ列×Ｎ行矩阵中的多重处理单元的处理机阵列中，所述单元在所述行和列与相邻单元相联接，特征在于在所述阵列的每一行中的改进包括：一个地址处理机在所述行上联接于至少一个处理单元，一个存储器联接于所述地址处理器，在所述地址处 理机附近的所述处理单元能与所述处理单元和所述存储器通讯。

【技术特征摘要】
US 1985-12-2 803.3641.在一个包含一个排列在M列×N行矩阵中的多重处理单元的处理机阵列中，所述单元在所述行和列与相邻单元相联接，特征在于在所述阵列的每一行中的改进包括一个地址处理机在所述行上联接于至少一个处理单元，一个存储器联接于所述地址处理器，在所述地址处理机附近的所述处理单元能与所述处理单元和所述存储器通讯。2.根据权利要求1的处理机阵列，其特征在于所述地址处理机与所述存储器通讯以向所述存储器发送一个地址，使所述存储器向所述处理单元输送数据。3.根据权利要求1的处理机阵列，其特征在于进一步包括与所述处理单元相联系的向所述地址处理机和所述存储器输送状态信号表明所述处理机动作的装置。4.根据权利要求1的处理机阵列，其特征在于所述处理单元能够运行给定数目的位，所述地址发生器能够处理相同数目的位。5.根据权利要求4的处理机阵列，其特征在于所述给定数目的位是16。6.根据权利要求1的处理机阵列，其特征在于能执行并行树算法。7.在一个包括排列在M到×N行矩阵中的并行处理单元的处理机阵列中，所述单元在所述行和列上与相邻单元相联接，其特征在于每个所述行进一步包括一个具有串行数据输入线和一个输出数据线的地址处理机，一个具有与所述地址处理机的所述输出数据线相联接的地址输入和具有与所述处理单元的输出数据线相联接的输出数据线的存储器。一个第一缓冲器，其具有一个与所述地址处理机的所述输出数据联接的输入和具有一个与所述处理单元的所述输出数据线相联接的输出。一个第二缓冲器，其具有一个与所述存储器的所述输出数据线相联的输入和具有一个与所述存储器的所述地址输出线相联的输出。写启动逻辑装置具有一个与所述处理单元的状态输出联接的输入和具有一个与所述处理单元的输出联接的输出，用来控制所述处理单元，所述地址处理机和所述存储器之间数据的输送，以允许在数据处理模式过程中的所述单元的运行。8.根据权利要求7的处理机阵列，...

【专利技术属性】
技术研发人员：史蒂文格雷葛瑞莫顿，
申请(专利权)人：国际电话电报工业有限公司，
类型：发明
国别省市：US[美国]