一种信号幅度实时探测的FPGA电路制造技术

本实用新型专利技术公开了一种信号幅度实时探测的FPGA电路，在FPGA内部设置A/D转换器、混频器、FFT运算器、延时器、FIR滤波器、求模运算器、峰值采样器、混合采样器等，实时探测信号的幅度峰值和准峰值，仅需要很少的FPGA资源，利用FPGA的流水线特性，对输入数据依次延时一个工作时钟，形成三个数据流和三个对应的数据序号流，在整个输入数据流完毕后的不到10个工作时钟，实现了探测的准确计数，可以输出峰值和准峰值。

【技术实现步骤摘要】
一种信号幅度实时探测的FPGA电路
本技术属于信号处理
，尤其涉及一种FPGA的设计。
技术介绍
信号幅度峰值和准峰值的实时探测，通常在实时频谱检测仪中实现，一个分析带宽为10M的实时频谱检测仪，通过软件来实现对峰值和准峰值的的获取。目前，绝大多数的实时频谱检测仪，都在软件的应用层解析、获取峰值和准峰值，无法实现实时更新的效果，若要达到实时获取的目的，可以考虑利用FPGA来实现，要求参与信号处理的各个模块，其功能都由FPGA实现。如果利用FPGA实现上述信号处理的过程，存在两个问题需要解决，实时性和准确性。在FPGA中可利用FFT模块，求出各个频点的幅度值，但FFT模块的运算结果是不断刷新的，每两次FFT的运算间隔，最短可能不超过8个工作时钟，如何在8个工作时钟内，不能有遗漏的从32768个数据中，获取峰值和次峰值，成为实时分析的关键要求。FFT运算后的频谱是离散的，假设FFT运算后的频谱间隔为100Hz，原始信号由两个频率信号f1＝300Hz(幅度为1dBm)和f2＝650Hz(幅度为3dBm)合成，由于f1恰好在FFT运算后的结果的频点上，表现为一个独立的频谱线，而f2出现在FFT运算后的结果的两个频点之间，频谱表现为相邻的两根谱线，但是幅度都小于f1的幅度，而实际上频率为f2的幅度比f1大，如何准确反应幅度也是关键要求。
技术实现思路
为了解决现有技术存在的问题，本技术提出了一种信号幅度实时探测的FPGA电路，为了实现设计目的，本技术采用了以下技术方案。FPGA包括A/D转换器一、A/D转换器二、混频器、FIR低通滤波器一、FIR低通滤波器二、延时器一、延时器二、加窗器一、加窗器二、FFT运算器一、FFT运算器二、求模运算器一、求模运算器二、峰值计算器一、峰值计算器二、混合采样器，A/D转换器一和A/D转换器二的输入端作为FPGA的两路输入端，A/D转换器一和A/D转换器二的输出端连接混频器的输入端，混频器的两路输出端分别连接FIR低通滤波器一和FIR低通滤波器二的输入端，FFT运算器一的两路输出端分别连接延时器一的输入端和加窗器二的输入端，延时器一的输出端连接加窗器一的输入端，FFT运算器二的两路输出端分别连接延时器二的输入端和加窗器二的输入端，延时器二的输出端连接加窗器二的输入端，加窗器一的输出端连接FFT运算器一的输入端，加窗器二的输出端连接FFT运算器二的输入端，FFT运算器一的输出端连接求模运算器一的输入端，FFT运算器二的输出端连接求模运算器二的输入端，求模运算器一的输出端连接峰值计算器一的输入端，求模运算器二的输出端连接峰值计算器二的输入端，峰值计算器一和峰值计算器二的输出端连接混合采样器的输入端，混合采样器的输出端作为FPGA的输出端。进一步的，A/D转换器一接收余弦信号cos(Ωt)，A/D转换器二接收正弦信号sin(Ωt)。进一步的，混频器的基带信号采用频率为w，产生的混频信号为cos(wt)和sin(wt)。FIR低通滤波器一保留的信号为cos(Ωt)*cos(wt)+sin(Ωt)*sin(wt)＝cos(Ω-w)t，FIR低通滤波器二保留的信号为sin(Ωt)*cos(wt)-cos(Ωt)*sin(wt)＝sin(Ω-w)t。进一步的，延时器一的时钟延迟一个FPGA时钟，延时器二的时钟延迟两个FPGA时钟。本技术实时探测信号的幅度峰值和准峰值，仅需要很少的FPGA资源，不需要额外的大数据缓存，利用FPGA的流水线特性，对输入数据依次延时一个工作时钟，形成三个数据流和三个对应的数据序号流，在整个输入数据流完毕后的不到10个工作时钟，可以输出峰值和准峰值，不需要复杂的运算，从理论上已经证明，从实践上已经验证，实现了探测的准确计数，得到了瞬间信号的最大幅度。附图说明图1是实时频谱仪在FPGA的结构原理图，图2是在FPGA处理中的数据流水线，图3是在FPGA处理中的数据序号流水线，图4是峰值和准峰值的探测流程图。具体实施方式在FPGA内部编辑模块，如图1所示，设置相关器件，输入信号的频率采用50KHz至10MHz，为了方便说明，假设FFT采用32点，序号依次是1至32，分析带宽范围可以折射到FFT的运算结果的序号范围。由于混频后的信号经过低通滤波器的频谱都在低频，用0表示直流，对应位置序号为1，那么混频后的信号频谱折射到FFT的运算结果的序号都在1附近，即序号在中间的值非常小。分析带宽折射到FFT的运算结果的序号为1至7和27～32，设置4个变量data_in_cnt_start_1＝1data_in_cnt_end_1＝7data_in_cnt_start_2＝27data_in_cnt_end_2＝32表示边界频点，将这4个值作为参数，传入峰值计算器，探测峰值和准峰值，输入参数设置延时器一延迟一个FPGA时钟，设置延时器二延迟两个FPGA时钟，对进来的数据依次延时一个FPGA的工作时钟，形成三个数据流，如图2所示，和三个对应的数据序号流，如图3所示。为了阐述更清楚，定义4个变量边界值定义5个峰值定义5个准峰值因为FFT运算的循环特点，所以序号1左边的值序号是32，序号32右边的值序号是1，建立状态机，如图4所示，在整个输入数据流完毕后不到10个FPGA工作时钟可以输出峰值和准峰值。当data_in_cnt_dly_1>＝data_in_cnt_start_1时，进入启动实施找峰值和准峰值过程；当data_in_cnt_dly_2在有效的数据序号范围,且data_in_dly_2>feng_zhi_tmp_max时，更新峰值，并把旧的峰值传给准峰值，同时更新峰值和准峰值的左右边的值；若不满足上述条件，但data_in_dly_2>feng_zhi_tmp_second_max时，更新准峰值，同时更新准峰值的左右边的值；当data_in_cnt_dly_2＝＝data_in_cnt_end_2时，对峰值和准峰值及其左右值求和；求和完毕后，输出峰值和准峰值，整个过程不超过8个时钟。以上所述仅是本技术的优选实施方式，应当指出：对于本
的技术人员来说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本技术的保护范围。本文档来自技高网...

【技术保护点】
1.一种信号幅度实时探测的FPGA电路，其特征在于，包括：A/D转换器一、A/D转换器二、混频器、FIR低通滤波器一、FIR低通滤波器二、延时器一、延时器二、加窗器一、加窗器二、FFT运算器一、FFT运算器二、求模运算器一、求模运算器二、峰值计算器一、峰值计算器二、混合采样器，A/D转换器一和A/D转换器二的输入端作为FPGA的两路输入端，A/D转换器一和A/D转换器二的输出端连接混频器的输入端，混频器的两路输出端分别连接FIR低通滤波器一和FIR低通滤波器二的输入端，FFT运算器一的两路输出端分别连接延时器一的输入端和加窗器二的输入端，延时器一的输出端连接加窗器一的输入端，FFT运算器二的两路输出端分别连接延时器二的输入端和加窗器二的输入端，延时器二的输出端连接加窗器二的输入端，加窗器一的输出端连接FFT运算器一的输入端，加窗器二的输出端连接FFT运算器二的输入端，FFT运算器一的输出端连接求模运算器一的输入端，FFT运算器二的输出端连接求模运算器二的输入端，求模运算器一的输出端连接峰值计算器一的输入端，求模运算器二的输出端连接峰值计算器二的输入端，峰值计算器一和峰值计算器二的输出端连接混合采样器的输入端，混合采样器的输出端作为FPGA的输出端。/n...

【技术特征摘要】
1.一种信号幅度实时探测的FPGA电路，其特征在于，包括：A/D转换器一、A/D转换器二、混频器、FIR低通滤波器一、FIR低通滤波器二、延时器一、延时器二、加窗器一、加窗器二、FFT运算器一、FFT运算器二、求模运算器一、求模运算器二、峰值计算器一、峰值计算器二、混合采样器，A/D转换器一和A/D转换器二的输入端作为FPGA的两路输入端，A/D转换器一和A/D转换器二的输出端连接混频器的输入端，混频器的两路输出端分别连接FIR低通滤波器一和FIR低通滤波器二的输入端，FFT运算器一的两路输出端分别连接延时器一的输入端和加窗器二的输入端，延时器一的输出端连接加窗器一的输入端，FFT运算器二的两路输出端分别连接延时器二的输入端和加窗器二的输入端，延时器二的输出端连接加窗器二的输入端，加窗器一的输出端连接FFT运算器一的输入端，加窗器二的输出端连接FFT运算器二的输入端，FFT运算器一的输出端连接求模运算器一的输入端，FFT运算器二的输出端连接求模运算器二的输入端，求模运算器一的输出端连接峰值计算器一的输入端，求模运算器二的输出端连接峰值计算器二的输入端，峰...

【专利技术属性】
技术研发人员：沙文祥，吴太阳，
申请(专利权)人：南京国睿安泰信科技股份有限公司，
类型：新型
国别省市：江苏;32