数据驱动阵列处理器制造技术

此处揭示的用于实时信号处理的ＭＩＭＯ（＝多指令，多数据流）阵列处理器（ａｐ），由单元（ｚｐ）的一个两维阵列组成。单元处理器（ｚｐ）的体系结构允许执行三地址指令。每一个单元包括一个累积乘法器（ｍａ），一个算术／逻辑单元（ａｌ），和一个多端口寄存器单元（ｒｆ）。单元（ｚｐ）内的数据流通借助于环形总线系统和核心总线系统控制。超出单元范围的数据传递采用握手通信协议方式完成。当数据缓存器充满或空着时，相应的数据发送或数据接受单元（ｚｐ）自动截断。（*该技术在2010年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】在数字信号处理中，例如，在一维或多维的视频信号处理中，阵列处理器越来越受到人们的注意。这些阵列处理器(由通过数据总线相连的多个单元构成)的结构允许实时并行处理信号。这样的阵列处理器如果是时钟驱动的，则称为(Systolic)收缩式阵列处理器;如果是数据驱动的，则称为“波前阵列处理器”。它们在娱乐电子设备中的应用也在增长。在乐电子设备中数字信号处理器的应用越来越广泛。带有无闪烁画面再生的高分辨率电视即为一例。对于电视接收机中的无闪烁画面再生来说，举个例子，在空间的与瞬时的相邻的画面线之间插入附加的行间线是必要的。空间的起始点由被扫描的画面平面定义，瞬时起始点由画面序列给出。例如，在“计算机”卷20，7号，1987年7月18页-13页中描述了这样的阵列处理器。(题目为“波前阵列处理器-实施概念”)。基于SIMD(＝单指令，多路数据流)原则，每一单元与东西、南、北相邻的单元通信。用握手协议”完成一个单元到另一个单元的数据传递。“握手协议”使得独立的单元与它们各目的相对时钟相位无关地接受数据。由于在独立单元中的数据，并非都是以相同的速度进行计算因此数据源与数据接收点缓存在FIFO(先进先出)存储器之中。对每一个方向上的数据流，在两个相邻单元的数据路径上提供一个FIFO存储器。握手协议通常在一个时钟周期内实现。在“计算机”卷20，7号，1987年7月，102页至103页中描述了数据驱动阵列处理器。(名为“数据驱动处理器阵列的概念与实施”)上述数据驱动处理器阵列集成在一块VISI(超大规模集成)芯片中，每一个那样的单元可以通过内部环形总线系统与邻近的六个单元交换数据。在阵列处理器之内的几条全程总线确保每一单元能直接与外部计算机通信。在“IEEE计算机学报”卷C-36，12号，1987年12月，1523页至1538页，描述了一种阵列处理器。(题目为“瓦德全自动远程处理(Warp)计算机体系结构，实施及性能”)它的单元为，安装在插件板上的处理器模块，能连接到一起以形成一维收缩式矩阵。每一个处理器模块按照MIMD(多指令，多路数据流)原则可以单独编程。因此处理器为完成各式各样的任务提供了高度的灵活性。单个的模块之间通过排队通信。当一个队列(＝FIFO)满或空时，相应地将发送或接收模块，阻塞直到队列可以重新处理数据流通为止。那是因为那里已经产生了用于新数据的位置或那已有可用的新数据。这一点使处理器能够极其灵活地偏程，因为序列控制不再需要维护各式各样的单元程序的严格同步。在“IEEE声学，语言，信号处理国际会议文件汇编”中描述了另外一种MIMD阵列处理器。(题目为“可编程视频信号处理器”1989年2476页到2479页。这种MIMD阵列处理器由集成在一个芯片中的三个单元组成，以双向模式在它们自己之间交换数据，并向芯片外传递数据。这种处理器采用三角形布局，并使用时钟控制单元间通信，能实时处理视频信号。每一个单元具有几个以并行方式操作的处理和存贮器。它们通过纵横制接线器互相联接。每一部件由“周期静态”程序(周期性执行没有分支的)程序，控制。所有的操作与处理器时钟同步，它的频率是采样频率的整数倍。欧洲专利申请EP-A0277262揭示了一种阵列处理器。这种阵列处理器带有由同一时钟控制的相同的多元单元。这些单元位于一假想的两维格网的结点上，并且经由四条通信总线与东、西、南、北相邻的单元交换数据。单元到单元的数据传递是异步的。每一单元有数据存储器，算术/逻辑单元(ALU)和移位寄存器。本专利技术的目标是提供一种阵列处理器，它适用于单片集成，允许实时处理从不同信号源而来的数字信号，在外部控制程序(软件)的控制下，它适用于处理大量的不同信号处理任务，特别是用于处理娱电子设备中的视频信号。现在，参照附图更详尽地说明本专利技术及其更多的优点。其中附图说明图1为依据本专利技术的在一个正方形配置中排列有16个单元的阵列处理器实施例方框图;图2为阵列处理器的一个单元的方框图;图3为带有阻塞装置的两路数据传递装置的部分方框图;图4为图3的配置的时序图;图5为累积乘法器(MAC)的方框图;图6为算术逻辑单元(ALU)的方框图;图7为作为程序步骤，要送入的指令组的格式的示意图;图8a和图8b分别表示阵列处理器从线性连接和平面连接时，特殊宽度数据流的接转。图1方框图中所示的阵列处理器ap含有一个由16个单元zp组成的正方形阵列。每一个单元有一条西方向的通信总线Vw，一条南方向的通信总线Vs，一东方向的通信总线Vo，一条北方向的通信总线Vn。它们既可连接到相应的相邻单元zp上，也可连接到四个总线开关bs中的一个(在外围单元情况下)。每一个总线开关bs从而汇集了四条外围单元的通信总线。它起到电子多片多位开关的作用。在每一个开关位置，需要连接的通信总线的所有数据较入和数据输出位与相同数量的外部输入和输出端Ci、Co相连接。CiCo一起组成了外部阵列端口。另外，分配到每一条通信总线上的状态信号(用来执行握手协议)通过总线开关bs确定路由。由于阵列处理器的四面都配有这样的总线开关，那么在那里也就共有四个外部阵列端口，分别称为西方阵列端口Cw，南方阵列端口Cs，东方阵列端口Co，北方阵列端口Cn。如果，例如，每一通信总线有12个位用于数据输入，12位用于数据输出，那么每一个阵列端口应有12个外部输出端Co用于数据输出，12个外部输入端Ci用于数据输入。在阵列处理器ap以内和以外的数据传递为严格的并行，因此，任意数目的阵列处理器可以连接在一起，以构成使用严格并行数据传递的大阵列。这就可能解决非常复杂的问题，例如，在电视，图像处理，图形学或多维滤波器等领域中。通过以先进的方法组织数据在独立的阵列处理器之内传递，如果阵列处理器以线性模式串行连接(参照图8a)则线性数据传递可达到48位。如果它们是以两维模式串行连接(参照图8b)那么在两个独立方向上的数据传输可达24位，这种情况作用于上述假设的例子当中，在那里通信总线有12个输入位和12个输出位。这样就为使用者做出了极其有效的传递装置。两张图中每一张的上半部分显示出了逻辑数据路径，而下半部分则显示了外部阵列输入和输出端口的对应物理互连。在阵列处理器中，实时信号的处理需要一个高速时钟，特别是在处理高分辨率电视(HDTV)信号时。为使例如125MH2的时钟信号同时，分配到芯片上去，应仔细地布设时钟线;否则独立单元zp相互之间的时钟信号相位差将会变的太大。用于时钟CL分配的有利方案是所谓的H树h，它确保分支时钟线均匀一致地装入到它们的终点，将时钟通过一样长度的导线提供给每一个单元。这种配置，例如，在“IEEE计算机学报”，卷C-34，8号，1985年8月734页到740中有描述，特别是737页。文章的题目为“同步大规模VLSI处理器阵列”。在说明本专利技术的图1中，独立单元zp之间的虚线表示H树h。点划线表示编程的总线Pb，所有的单元zp都与之相连。经由独立地址送到每一个单元zp去的单元程序PZ由外部输入。由于在应用程序情况下，单元程序PZ经常保持不变，或很少修改，因此一条串行编程的总线Pb就足够了。独立单元ZP也可以按任何四长方形或甚至按一维(即线性)形式配置，不用与图1形式一样。单元ZP的数目仅为所用的集成技术所限制。图2显示本文档来自技高网...

【技术保护点】
阵列处理器，具有多个相同的单元，它们由同一个时钟信号驱动，位于假想的两维正交网格的结点上，并经由四条通信总线与东、西、南、北相邻的单元处理器异步地交换数据，每一个单元处理器包括至少一个算术／逻辑单元（＝ＡＬＵ），一个移位器和一个数据存储器，用于数据处理之目的，其特征在于：－－阵列处理器（ａｐ）的所有单元都集成在一块单独芯片上；－－阵列处理器（ａｐ）是多指令，多数据流处理器（＝ＭＩＭＤ处理器），在其中，每一单元都单独可编程；－－阵列处理器（ａｐ）的四个边缘区域，每一 个都包括一个电子总线开关（ｂｓ），它可将一个相邻单元处理器（ｚｐ）的相应通信总线（Ｗｗ，Ｖｏ，Ｖｓ，Ｖｎ），有选择地接到与各边缘区域对应的外部输入和输出端（Ｃｉ，Ｃｏ），通过它们，可同时送入或送出多位数据；－－芯片上的所有单元（ｚｐ）由 共同的时钟信号（ｃｌ）驱动，并且－－每一个单元（ｚｐ）含有下列分电路：－－环形总线系统，由一条Ａｘ一源总线（Ａｘ），一条Ｂｘ一源总线（Ｂｘ），和一条Ｃｘ一结果总线（Ｃｘ）组成，至少部分地环绕单元核心；－－两路数据传递装置（＝握手 端口）（ｈｗ，ｈｏ，ｈｓ，ｈｎ），它们可在每一个时钟周期内，经由两条数据路径传递新的数据，将环形总线系统连接到东（Ｖｏ），西（Ｖｗ），南（Ｖｓ），北（Ｖｎ）四条通信总线上，含有供发送数据用的先进先出存储器（＝ＦＩＦＯｓ）（ｆｉ），并且具有阻塞装置，在ＦＩＦＯ空，或满时相应地中断接收或发送单元的信号处理，在这等待状态期间，单元处于冻结状态；－－核心总线系统由Ａ一源总线（Ａ），Ｂ一源总线（Ｂ），和Ｃ－结果总线（Ｃ）构成，并经由Ａ－，Ｂ－，Ｃ－总线寄存器（ｂａ，ｂｂ，ｂｃ）连接 到环形总线系统上；－－寄存器单元（ｒｆ）具有连接到核心总线系统上的输入和输出端；－－算术／逻辑单元（＝ＡＬＵ）（ａｌ）（也执行移位和循环功能）其输入端连接到Ａ－和Ｂ－源总线（Ａ，Ｂ）上，且其输出端通过ＡＬＵ延迟器（ａｄ）连接到Ｃ－结 果总线（Ｃ）上；－－累积乘法器（＝ＭＡＣ）（ｍａ），其输入端连接到Ａ－，和Ｂ－源总线（Ａ，Ｂ）上，且其输出端连接到Ｃ－结果总线（Ｃ）；－－程序存贮器（Ｐｍ），经由一编程总线（Ｐｂ）（所有的单元（ｓｔ），用于控制单元（２Ｐ）内的数据处 理，上述控制单元被装入程序存贮器（Ｐｎ）存贮的数据和单元（２Ｐ）分电路产生的状态信号。...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：乌尔里希施密特，克努特喀萨尔，
申请(专利权)人：德国ITT工业股份有限公司，
类型：发明
国别省市：DE[德国]