本发明专利技术提供一具有选页功能的存储装置。该存储装置包含一数据端及一存储单元阵列，此阵列具有多数个地址，存储装置包含一移位寄存器、一地址译码电路及一选页装置。此选页装置，响应存取控制信号、地址时钟信号及时钟脉冲，选择性地将一页码存储在该选页装置中。（*该技术在2014年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术有关一种存储装置，且特指一具有选页功能的存储装置。为了满足今日多媒体电脑的需求，近来集成电路(IC)存储装置已被应用以存储大量的语音及影像数据。语音或影像数据具有一种数据连结的特点(Continuity)。简而言之，这些数据，在多数情况下，是以顺序或称串行(serially)方式存取的。一般而言，一个数据处理系统中的存储系统包含多个IC存储装置。举例而言，如附图说明图1A，多个IC存储装置构成一个存储系统与中央处理单元(CPU)12连结。在这种系统规划下，需要准备支脚(pin)如P1、P2，以便分辨各别存储装置110、112等等所占用的地址区域，或称页码。在图1A中，Vss电压与第一存储装置110的P1、P2支脚连结，以指示该存储装置110占用地址空间的第0页。而Vdd电压与第二存储装置112的P1支脚连结，且Vss电压与其P2支脚连结，以指示该存储装置112占用地址空间的第1页。如果此类IC存储装置只有P1、P2支脚供此用途之用，则在数据处理系统内所能容纳存储装置的最大数量为四个。此类设计的第一缺点为须要额外的支脚，如P1、P2……等等，来指明所占用的存储地址页码。而第二种缺点则为将相关电压，如Vss、Vdd，与支脚P1、P2等连结时，容易发生人为的错误。为了避免上述的缺点，一些存储装置制造商应使用者的要求，在制造过程的最后阶段，直接将页码记入存储装置中，并将记入的页码标示于存储装置表面。因此，每一存储装置完成后，就有一固定而无法改变的页码，如图1B所示。此一方法，虽解决了图1A中有关的缺点，但又产生新缺点。例如，因每一存储装置其中具有一固定的页码，制造商就必须对每一种页码库存一定数目的存储装置，但此种方式有害库存管理。再举例言之，将此类存储装置装设在其所制系统内，系统制造商必须确定其系统内绝对没有两个存储装置具有相同的页码，否则系统于运作时必会发生错误动作。为了解决前述现有技术的缺点，本专利技术提供一具有选页功能的存储装置。本专利技术所提供的串行存取存储装置具有一数据端及一存储单元阵列，此阵列具有多个地址。此存储装置包含一移位寄存器、一地址译码电路及一选页装置。移位寄存器，响应一地址时钟信号，存储进行串行存取存储操作的一第一地址值。移位寄存器具一第一输入端与数据端连结。地址译码电路，响应一读/写信号、第一个地址值、一地址时钟信号及一时钟信号，以串行方式存取存储单元阵列的多个地址。选页装置与移位寄存器连结，并响应读/写信号、地址时钟信号及时钟信号，选择性地将一页码存储在该选页装置中。附图简要说明图1A为现有技术的第一种存储系统。图1B为现有技术的第二种存储系统。图2A为一存储系统，具有一个本专利技术的存储装置。图2B为一存储系统，具有多个本专利技术的存储装置。图3为本专利技术中第一个地址值传送的时序图。图4为本专利技术串行存取存储装置的一优选实施例。图5A为图2B中本专利技术存储装置22在存储体写入操作时的时序图。图5B为图2B中本专利技术存储装置24在存储体写入操作时的时序图。图5C为图2B中本专利技术存储装置22在存储体读出操作时的时序图，其中存储装置22普写入过数据。图6A为图4中边缘检测器中有关产生装入信号448、增值信号446的详细电路。图6B为图4边缘检测器中有关产生装页信号450的详细电路。图7表示写入信号241及读出信号242如何由时钟脉冲信号230及存取控制信号240产生。图8为存储终点(End of Memory)信号260产生电路。如图2A所示，本专利技术的一串行存取存储装置21可与一语音录放控制器23连结。传输线包含一时钟脉冲线230(CLK)、一地址时钟脉冲210(ADD CLK)、一双向数据线220、一存储读写线240(WR/RD)及存储终点信号260(EOM)。其中，存储读写线240是一存储存取控制线。如图2B所示，由多个串行存取存储装置22、24……所构成的一存储系统与一中央处理单元23连结。该多个串行存取存储装置22、24……以串级(cascade)方式相互连结以构成存储系统。多个存储装置包含一第一存储装置22及一最后存储装置28(未示出)。每一个存储装置具有一存储单元阵列，此阵列具有多个地址。存储装置具有一EOM端，在存储单元阵列的最后一个地址被存取时，EOM端输出一存储终点信号260。存储装置并具有一存取控制输入端(W/R)。除了最后存储装置28外，每一个存储装置的EOM端与其下一个存储装置的存取控制输入端(W/R)连结，以构成如图2B所示的存储系统。存储装置22、24……等等内多个地址的数据可以串行方式由数据线220存取。存储装置22、24……的数据端(DATA)在一第一时段将存取操作的第一个地址值以串行方式输入，并且在剩下的时段选择性地传输数据。第一个地址值内含有此存储存取操作所存取的存储体页值(pagevalue)。第一个地址值在数据线220上的传输时序如图3所示。其中，Pm、……Po代表所存取存储体页值，而An、……Ao代表此页存储体内的存取地址值。依据本专利技术，一个存储装置在没有被写入数据前，是不能进行存储体读的运作，此点将因后面详述而更加明白。如图4所示，本专利技术具有一移位寄存器42，响应地址时钟脉冲信号210，将进行串行存取存储动作的一第一个地址值存储。移位寄存器42具有一第一输入端与数据(DATA)端连结。存储装置具有一地址译码电路44，响应一写入信号241或读出信号242、第一个地址值421、地址时钟信号210，以串行方式存取存储装置的多个地址。写入信号241及读出信号242两者皆与时钟信号230及存储体读/写信号240有关，其详细内容以后再述。移位寄存器42，具有N+M个数据寄存器420。以串联方式互相连结，以构成此移位寄存器42。每一个数据寄存器420具有一数据输出端(Q)、一时钟输入端(CLK)及一数据输入端(D)。第一个数据寄存器的数据输入端即为移位寄存器42的输入端，并与数据端(DATA)连结。每一个数据寄存器的时钟输入端可接收地址时钟信号210。地址译码电路44具有一地址锁存/计数器442，其具有N个输入端，每一输入端与一对应数据寄存器420的数据输出端(Q)连结，响应一装入信号448，锁存(latch)第一个地址值，并且，响应一增(increment)信号446，将存取的地址值逐一增值。地址译码电路44进一步包含一边缘检测器444，其响应存储读/写信号240、时钟信号230及地址时钟信号210，产生所述的装入信号448、增值信号446及一装页(load page)信号450。本专利技术存储装置包含一选页装置(page select)，其响应读/写信号240、地址时钟信号210及时钟信号230，选择性锁存一页码(page number)。选页装置包含一个页锁存/计数器422及一个页码寄存器43。页锁存/计数器422，与移位寄存器42连结，并响应所述装入信号448，将第一个地址值内含的页值(page value)锁定并存储在其内。每当一个页增值信号440动作，页锁存/计数器422，会逐一增值。页码寄存器43，其输入端与页锁存/计数器422的输出端连结，并响应所述装页信号450，将页锁存/计数器422的输出页码值存储在其中。如前所述，每一个存储装置内的页本文档来自技高网...
【技术保护点】
一种串行存取存储装置，具有一数据端及一存储单元阵列，存储单元阵列具有多个地址，包含有：一移位寄存器，响应一地址时钟信号，存储一进行串行存取存储操作的一第一个地址值，该移位寄存器具有一第一输入端与数据端连结；一地址译码电路，响应一读／ 写信号、所述第一个地址值、所述地址时钟信号及一时钟信号，以串行方式存取存储单元阵列的多个地址；及一选页装置，其与移位寄存器连结，交响应所述读／写信号、地址时钟信号及时钟信号，选择性地存储一页码。
【技术特征摘要】
【专利技术属性】
技术研发人员：林京元，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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