运算处理装置制造方法及图纸

本发明专利技术目的是在并联乘法器的部分积加法运算中，减轻符号扩展所伴随的时间性损失。用把４∶２压缩器并排起来的进位保存加法器２０构成用于对每一个皆是已用２的补数表示的２进数且具有互不相的权重的４个部分积Ｐ０、Ｐ１、Ｐ２和Ｐ３进行加法运算的部分积加法器。在各个４∶２压缩器中，４输入中的Ｗ输入呈现最短的传播延迟，而Ｙ和Ｚ输入构成关键路径。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有乘法功能的运算处理装置，特别是涉及乘法器。在并行乘法器中，采用对用乘数和被乘数并行地生成的多个部分积进行加法运算的办法计算积。倘采用布斯(Booth)的算法，则可以减少部分积的个数。若采用M.R.Santoro et al.，“SPIM流水线64×64迭代乘法器”，IEEE Journal of Solid-State Circuit，Vol.24，No.2，pp.487-493，April1989，则可以构成2进数的4∶2压缩器可以应用于部分积的加法运算中去。多个4∶2压缩器并行起来构成的进位保存加法器被提供给部分积的加法运算，而各4∶2压缩器由2个3输入2输出全加器构成。多个部分积具有互不相同的权重。因此，在各部分积是用2的补数表示的2进数的情况下，必须在部分积的进位保存加法运算之前进行部分积的符号扩展。在这里，考虑一个对采用2次布斯算法所生成的4个部分积P0、P1、P2和P3进行加法运算的例子。假定这4个部分积P0、P1、P2和P3分别具有20，22、24和26的权重，且每一个部分积都由9位构成。各部分积的最高位位是符号位。在本例中，必须对除去具有最大的权重的部分积(最高位部分积)P3之外的3个部分积P0、P1和P2的每一个进行符号扩展。具体地说来就是为了对具有最小的权重的部分积(第1部分积)P0进行符号扩展，把该第1部分积的符号位的值设定于从该第1部分积往上的高位的6位中。另外，为了对具有第2号小的权重的部分积(第2部分积)P1进行符号扩展，把该第2部分积的符号位的值设定于从该第2部分积的符号位往上的高位的4位中。再有，为了对具有第3号小的权重的部分积(第3部分积)P2进行符号扩展，把该第3部分积的符号位的值设定于从该第3部分积的符号位往上的高位的2位中。然后对这些符号扩展后的4个部分积P0、P1、P2和P 3的每一位执行进位保存加法运算。上述4∶2压缩器，顾名思义，是具有4个输入和2个输出的压缩器。该4个输入中的一个仅仅经过2个全加器中的一方达到该4∶2压缩器的两个输出，对此，其余的3个输入则顺次经过2个全加器达到该4∶2压缩器的两个输出。即，后者的3个输入中的不论哪一个将构成具有进位保存加法器中的最长的传播时延的关键路径(Critical path)。然而，如上所述在对除去最高位部分积之外的所有的部分积进行符号扩展的情况下，该关键路径的输入将变成为依赖于不论哪一个部分积的符号位的值，因而将产生时间性的损失(penalty)。本专利技术的目的是在部分积加法中减少符号扩展所伴生的时间性损失。为了达到上述目的，本专利技术的作法是，先把依据多个的符号位进行了符号扩展的特定的部分积分配给不构成进位保存加法器中的关键路径的特定的输入，然后把构成该进位保存加法器中的关键路径的输入固定到恒定值上。具体地说来就是使本专利技术的运算处理装置或乘法器具备有部分积加法器，这一部分积加法器用来对每一个都是用2的补数表示的2进数而且具有互不相同的权重的多个部分积进行加法运算，且该部分积加法器具备有进位保存加法器和逻辑电路。上述进位保存加法器具有用于对多个部分积进行进位保存计算的多个输入和至少一个输出；上述逻辑电路用于向比上述多个部分积中具有最小的权重的部分积(第1部分积)的符号位高位的多个位中设定该第1部分积的符号位的值与其他的部分积的符号位的值间的多个逻辑运算值。而且，在上述进位保存加法器中，特定的输入在与输出之间至少与一个其他的输入相比呈现出短的传播延迟，且把已用上述逻辑电路进行了符号扩展的第1部分积分配给上述特定的输入。以下说明附图。附图说明图1的方框图示出了本专利技术的乘法器的具体例子。图2的方框图示出了图1中的部分积加法器的内部构成的一部分。图3的方框图示出了图1中的部分积加法器的内部构成另一部分。图4的方框图示出了图2和图3中的一个4∶2压缩器的内部构成。图5的电路图示出了图4中的一个全加器的内部构成。图6示出的是具有图2和图3的构成的部分积加法器的动作图。图7示出的是图2的变形例的方框图。图8示出的是具有图7的构成的部分积加法器的动作图。实施例以下，参照附图对作为本专利技术的一种运算处理装置的乘法器的具体例进行说明。图1示出了本专利技术的乘法器的具体的构成例。图1的乘法器，为了使之计算每一个皆是已用2的补数表示的8位的2进数的被乘数U和乘数V之积M，具备有乘数编码器10；4个部分积产生器11、12、13和14；部分积加法器15；先行进位加法器16。乘数编码器10根据2次布斯算法从乘数V中生成4个编码值E0、E1、E2和E3。4个部分积产生器11、12、13和14从被乘数V和4个编值E0、E1、E2和E3中并行地生成4个部分积P0、P1、P2和P3，上述4个部分积每一个都是已表示为2的补数的2进数而且具有互不相同的权重。这4个部分积P0、P1、P2和P3分别具有20，22，24和26的权重，且每者都由9位构成。各个部分积的最高位位是符号位。部分积加法器15对4个部分积P0、P1、P2和P3的每一位进行进位保存加法运算，并供给其相加结果(由2个2进数构成)Q。先行进位加法器16依据部分积加法器15供给的加法运算结果Q求积M。图2和图3示出了图1中的部分积加法器15的内部构成。在图2和图3中，20是由15个4∶2压缩器200～214构成的进位保存加法器，30是用异或门电路31与或门电路32构成的逻辑电路。15个4∶2压缩器200～214中的每一个，实际上都是具有5个输入X、Y、Z、W和CI及3个输出C、S和CO的压缩器。其中CI是来自低位位的进位输入，CO是向高位位的进位输出。C是向先行进位加法器16的进位输出，S是向先行进位加法器16的和输出。4个部分积P0、P1、P2和P3已分别分配给进位保存加法器20的W输入、Z输入、Y输入和X输入。在图2中，P0s、P1s、P2s和P3s分别表示具有最小的权重的部分积(第1部分积)P0的符号位，具有第2个小的权重的部分积(第2部分积)P1的符号位，具有第3个小的权重的部分积(第3部分积)P2的符号位和具有最大的权的部分积(最高位部分积)P3的符号位。若根据图2来看，则第1部分积P0要像下述那样地进行符号扩展。就是说，在比第1部分积的符号位P0s高1位的位(权重为29)中把第1部分积的符号位P0s的值原样不动地进行设定。在与第2部分积的符号位P1s的位置相对应的位置的第1部分积P0的位(权为210)上，用异或门电路31设定第1部分积的符号位P0s的值与第2部分积的符号位P1s的值之间的异或值A。接着，向从与比第2部分积的符号位P1s高1位的位的位置相对应的位置的第1部分积P0的位(权重为211)到与最高位部分积的符号位P3s的位置相对应的位置的第1部分积P0的位(权重为214)中，用或门电路32，设定第1部分积的符号位P0s的值与第2部分积的符号位P1s的值之间的或值B。其中，A＝P0s∧P1sB＝P0s+P1s“∧”与“+”分别表示异或与或。另一方面，第2部分积P1的符号位(权重为210)与从该符号位往上高4位(权重为从211到214)的各值则被固定为0。此外，在比第3部分积P2的符号位高的2位(从权重为213到214)中，设定该第3部分积的符号位P2s本文档来自技高网...

【技术保护点】
一种运算处理装置，具备有用于对每一个皆已用２的补数的２进数且具有互不相同的权重的多个部分积进行加法运算的部分积加法器，其特征是：上述部分积加法器具备：进位保存加法器，具有多个输入和至少一个输出，用于对上述多个部分积进行进位保存加法运 算；逻辑电路，用于为了对上述多个部分积中具有最小的权重的部分积（第１部分积）进行符号扩展，把上述第１部分积的符号位的值与其他部分积的符号位的值之间的多个逻辑运算值设定于比上述第１部分积的符号位高的多个位中，在上述进位保存加法器中，上 述多个输入之内的特定的输入在与上述输出之间呈现至少比一个其他的输入短的传播延迟，且把用上述逻辑电路进行了符号扩展的上述第１部分积分配给上述特定的输入。

【技术特征摘要】
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【专利技术属性】
技术研发人员：三好明，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]