运算装置制造方法及图纸

提供尺寸小、运算速度快、计算两个积之和的混和运算装置，通过设置对源数据ＳＲＣ和目标数据ＤＳＴ进行预相加的预加法器１１和选择来自预加法器１１的和、源数据ＳＲＣ、目标数据ＤＳＴ或Ｏ后生成部分积的选择器１２０～１２３、１３０～１３３、１４０～１４３、１５０～１５３，使加法器１６０～１６３、１７０～１７３、１８０～１８３、１９０～１９３构成的加法器树的大小减半，利用该加法器树计算部分积的和。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及运算装置，更详细地说，涉及计算两个积之和的运算装置。在具有三维图形处理功能的帧缓冲存储器中，设有混和单元，为显示画面中近前侧的透明物体，混和单元将透明物体的彩色数据与位于画面内侧的物体的彩色数据相混和。例如在Silicon.图形公司提供的开放式图形库(Open GL)中，将源数据(为表示位于画面近前侧的透明物体而从外部提供的一个新的彩色数据)表示为SRC、将此源数据的混和系数表示为FSRC、将目标数据(已经存在于帧缓冲存储器内、表示画面中内侧物体的旧彩色数据)表示为DST、将目标数据的混和系数表示为FDST、则在帧缓冲存储器中新存储的混和数据BLEND可表示为下式(1)BLEND＝SRC×FSRC+DST×FDST ……(1)为了进行上述(1)式所表达的运算，一般，混和单元需要具备2个乘法器和一个加法器。例如，当采用华莱士(Wallace)方式的乘法器(华莱士树)时，因为需要2个乘法器树(加法器树)，所以，存在着混和单元体积大的问题。另外，因为需要进行最终相加，所以，还存在着运算速度慢的问题。所以，本专利技术是为解决上述问题而提案的，其目的在于提供一种体积更小、运算速度更快的运算装置。本专利技术第一方面所涉及的运算装置是计算m位第一乘数与n位第一被乘数的积加上m位第二乘数与n位第二被乘数的积所得之和的运算装置，它包括第一加法装置、m个选择装置和加法器树。第一加法装置将第一被乘数与第二被乘数相加。m个选择装置根据第一和第二乘数的对应位，选择第1被乘数、第2被乘数、由第一加法装置计算出的第1与第2被乘数的和以及0中的一个，生成部分积。加法器树将从m个选择装置来的m个部分积每个移动一位，并计算移位后的部分积之和。本专利技术第2方面所涉及的运算装置在第一方面的构成基础上，m个选择装置中的每一个装置又包括n个选择器。这n个选择器可以进行以下选择当第1乘数与第2乘数的对应位两者都为1时，选择第1与第2被乘数之和的对应位；当第1乘数的对应位为1而第2乘数的对应位为0时，选择第1被乘数的对应位；当第1乘数的对应位为0而第2乘数的对应位为1时，选择第2被乘数的对应值；当第1和第2乘数的对应位都为0时，则选择0。本专利技术第3方面所涉及的运算装置在第2方面的构成基础上，加法器树又包括阵列状排列的多个加法器。各多个加法器都包括进位输入，与对于第1和第2乘数的位较该加法器低一位的n个加法器中对应的一个加法器的进位输出相连；第1数据输入，与n个选择器中对应的一个选择器的输出相连；第2数据输入，与对于第1和第2被乘数的位较对应的一个加法器高一位的加法器的数据输出相连；数据输出；以及进位输出。本专利技术第4方面所涉及的运算装置在第1-3方面的任何一个的构成基础上，又包括反演装置和第2加法装置。反演装置把m个部分积的最高位反演。第2加法装置在根据m个部分积中的第1和第2乘数的最低位生成的部分积的最高位和比根据第1和第2乘数最高位生成的部分积的最高位高一位的位上分别加1。本专利技术第5方面的运算装置在第1-第3方面的任何一个的构成基础上，又包括复位装置。复位装置将根据第1及第2乘数的高位生成的部分积的高位和根据第1及第2乘数的低位生成的部分积的低位屏蔽为零。附图说明图1为表示使用了两个乘法器的典型混和运算装置的构成的概念图；图2为用于说明先算出根据混和系数的同一位生成的两个部分积的方法的概念图；图3为表示本专利技术的第一实施例的混和运算装置的构成的概念图；图4为表示图3所示的混和运算装置的具体构成的方框图；图5为表示图4所示半加法器的构成的电路图；图6为表示图4所示全加法器的构成的电路图；图7为表示图4所示的另一个全加法器的构成电路图；图8为表示图4所示的另一个半加法器的构成的电路图；图9为表示图4所示的再一个全加法器的构成的电路图10为表示图4所示的又一个全加法器的构成的电路图；图11为表示图4所示的又再一个全加法器的构成的电路图；图12为表示图5所示的“异”门的构成的电路图；图13为表示图6所示“同”门的构成的电路图；图14为表示图5所示多路转换器的构成的电路图；图15为表示当源数据或目标数据为负时部分积的构成的概念图；图16为表示在本专利技术第2实施例的混和装置中生成的部分积的构成的概念图；图17为表示图16所示混和运算装置的具体构成的方框图；图18为表示图17所示半加法器的构成的电路图；图19为表示图17所示的另一个半加法器的构成的电路图；图20为表示图17所示全加法器的构成的电路图；图21为表示图19中所示多路转换器的构成的电路图；图22为用于说明本专利技术第3实施例的混和运算装置的原理的概念图；图23为用于说明图22所示混和运算装置的原理的另一概念图；图24为表示图22和图23所示混和运算装置的具体构成的方框图；图25为表示图24中所示具有复位功能的选择器的构成的电路图。以下，将参照附图详细说明本专利技术的实施例。图中的相同或相当的部分用同一符号表示，并不再做重复说明。一般，当采用2个乘法器来进行前述(1)式所表达的混和运算时，如图1所示，整个目标数据DST与其混和系数FDST的各位分别相乘得到多个部分积1，另外，整个源数据SRC也与其混和系数FSRC的各位分别相乘得到多个部分积2。然后再计算出多个部分积1的和，得出了目标数据DST其混和系数FDST的积，计算出多个部分积2的和，得出了源数据SRC和其混和系数FSRC的积。最后再由加法器3把这两个积相加，得出混和数据BLEND。上述运算是先分别计算出多个部分积1的和及多个部分积2的和，再将这两个和相加。但也可以象图2所示那样，先计算出对应于混和系数FDST和FSRC同一位的一个部分积1与一个部分积2的和，然后再将这些多个和相加。在这里，一个部分积1与一个部分积2的和只可能是DST+SRC、DST、SRC、O这四种情况中的一个。例如，在源数据SRC是01012(510)、混和系数FSRC是00112(310)时，积SRC×FSRC可以如表达式1所示计算出来。 从上述表达式1可以清楚地看到，因为混和系数FSRC的各位是0或是1，所以源数据SRC和混和系数FSRC的各位的部分积是0或者是源数据SRC本身。还有，目标数据DST为10012(910)、混和系数FDST为10102(1010)时，积DST×FDST可以如表达式2所示计算出来。 从上述表达式2也可以清楚地看到，由于混和系数FDST的各位是0或是1，所以目标数据DST与其混和系数FDST各位的部分积是0或是目标数据DST本身。这样，如上所述，部分积1和部分积2的和是DST+SRC、DST、SRC或0中的一个。鉴于混和运算的这种性质，后述的本专利技术实施例的特征在于包括预先计算出源数据和目标数据之和的预加法器。图3为表示本专利技术实施例1的混和运算装置的构成的概念图。参照该图可以看到，此混和运算装置包括计算源数据SRC与目标数据DST之和的预加法器。根据混和系数FSRC和FDST的各位，选择源数据SRC、目标数据DST、目标数据与源数据之和DST+SRC及0中的一个，生成部分积4。当混和系数FDST的某位和混和系数FSRC的与之对应的位都为1时，选择和DST+SRC。当混和系数FDST的某位为1而混和系数FSRC的与之对应的位为0时，选本文档来自技高网...

【技术保护点】
一种运算装置，计算ｍ位的第一乘数和ｎ位的第１被乘数的积与ｍ位的第二乘数和ｎ位的第２被乘数的积的和，其特征在于，包括：第１加法装置，将上述第一被乘数和上述第二被二乘数相加；ｍ个选择装置，根据上述第一和第二乘数的对应位来从上述第一被乘数 、上述第二被乘数和从来自上述第一加法装置的上述第一和第二被乘数的和以及０中选择一个，生成部分积；把来自上述ｍ个选择装置的ｍ个部分积的每一个移动１位，计算该移位后的部分积的和的加法器树。

【技术特征摘要】
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【专利技术属性】
技术研发人员：本藤干雄，田一明，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]