执行两种指令长度代码的处理机及其指令码输入装置制造方法及图纸

一种备有两种指令长度代码的处理机，通过缩小代码尺寸及减少Ｈ／Ｗ量来达到高速化。在该处理机中将指令码的配置方法限制在以下２种。即（１）将２个１６位长指令码存储在３２位长的字边界内，（２）将单一的３２位长指令码直接存储在３２位字边界内。再将分支目标的地址限制在３２位字边界内，同时在各指令码的ＭＳＢ上设置１位的指令长度标识符，进行指令码的执行顺序的控制。从而处理机内的从指令读取部至指令译码部的传输路径变为２种。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及进行多个指令码的运算用的数据处理装置，具体地说，涉及处理机中的指令码的配置技术。通常，在处理机中，指令被作为指令码存储在通过数据总线与处理机连接的存储器中。这时，该存储器中存储的指令码的格式有以下两种①指令码的长度与指令的种类无关而始终设定为一常数的″固定长度格式″；②指令码的长度随各指令的种类的不同而设定得不同的″任意长度指令格式″。指令码包括两部分，即指定运算、传输、分支等指令功能的操作码部分，及指定指令的执行对象数据(操作数)的操作码部分。操作数的指定是这样进行的，即在指令码中的编址方式的指定部分中，指定该操作数存储在寄存器内还是存储在外部存储器内。而且，操作数存储在存储器中时，还要将地址信息加在指令码中。以下，将固定长度格式及任意长度格式的指令格式分别模式地示于图18及图19中。两图中，指令格式100表示无操作数时的固定长度格式，指令格式101表示有操作数时的固定长度格式，指令格式102表示无操作数时的任意长度格式，指令格式103表示有操作数时的任意长度格式。①指令码为固定长度指令格式时这时的优点是指令码容易译码。但其指令格式必须在确定了的一定的指令长度范围内，要有操作码或编址方式的指定部，还有必须记述地址信息等附加信息的制约。因此，为了记述更多的附加信息，必须将指令长度设定得长些。其结果是在增大了指令长度的固定长度指令格式中，出现指令位模式中的冗余部分增大、及代码尺寸加大的问题。另一方面，如果为了缩小代码尺寸而将指令长度设定得短些时，又会产生增大对指令功能的限制的问题。②指令码为任意长度指令格式时这时，由于使用2种以上的任意的指令长度的指令格式，所以具有能根据每个指令扩展指令功能的优点。另外，由于能将无操作数的指令的长度设定得短些，所以与固定长度指令格式相比较，具有能减小代码尺寸的优点。其反面是，由于将读入的数据从存储器中抽出作为各指令码，从而使得各指令码本身的译码工作更加复杂化，所以存在不得不使指令译码方法复杂化的问题。因此，从存储的内容中抽出指令码并送给指令译码器用的H/W(硬件)变大。例如，如图20所示，当将16/32位长指令格式105、104作为任意长度指令格式导入时，如图21所示，为了传输指令码，在指令读取部和指令译码器之间必须准备4条路径。因此，必须使指令译码器具有复杂的移位功能，以便将有效的指令码移位、在适当的指令码的配置下进行译码。如上所述，在①固定长度指令格式及②任意长度指令格式中各有一个优点一个缺点。因此，希望实现兼备①及②各自的优点的处理机。本专利技术就是为了实现上述未解决的问题而开发的，具体地说，主要目的在于(i)与固定长度指令格式相比，缩小代码尺寸，(ii)实现与现有的任意长度指令格式相比减少了处理机的H/W量且备有能谋求高速化的指令格式的处理机及处理机用的输入装置。本专利技术的次要目的在于实现具有在执行指令过程中发生的各种中断(外部中断、PC断开中断)或软件中断功能的处理机。本专利技术的再一个次要目的在于使对这样的指令码进行译码用的处理机的结构具体化。与专利技术的第1方面有关的执行两种指令长度代码的处理机备有只由给出N(N为1以上的整数)位长指令的第1指令数据信号和给出2N位长指令的第2指令数据信号构成的指令码，上述第1及第2指令数据信号的指令码按照下述两个规则配置，即(1)将2个上述第1指令数据信号存储在2N位长的字边界内，(2)将各个上述第2指令数据信号存储在2N位字边界内，还备有输入按上述规则配置的指令码的指令码输入装置及从上述指令码输入装置读取后保持按上述规则配置的上述指令码的指令读取装置。与专利技术的第2方面有关的执行两种指令长度代码的处理机是执行专利技术的第1方面的两种指令长度代码的处理机，它还备有接收由上述指令读取装置传输的给出上述指令码的信号、通过将上述指令码的分支目标的地址限制在上述2N位字边界内、对上述指令码进行译码的指令译码装置。与专利技术的第3方面有关的是执行两种指令长度代码的处理机，上述各第1及第2指令数据信号在其规定的位的位置备有给出指令执行顺序的控制信息的指令长度标识符数据。与专利技术的第4方面有关的是执行两种指令长度代码的处理机是执行专利技术的第2或第3方面的两种指令长度代码的处理机，其特征在于只在上述指令码的上述2N位字边界内受理执行外部中断信号及特定的地址时发生的由各PC断开中断信号产生的中断请求，进行与上述中断请求对应的处理。与专利技术的第5方面有关的执行两种指令长度代码的处理机是执行专利技术的第2或第3方面的两种指令长度代码的处理机，其特征在于当在上述2N位字边界内配置的上述第1指令数据信号内的一方是指示执行由软件控制的中断的俘获指令时，由上述指令译码装置对上述俘获指令进行译码，进行与上述俘获指令对应的处理。与专利技术的第6方面有关的指令码输入装置是对处理机赋与指令码的指令输入装置，上述指令码只由给出N(N为1以上的整数)位长指令的第1指令数据信号和给出2N位长指令的第2指令数据信号构成、上述第1及第2指令数据信号的指令码按照下述两个规则配置，即(1)将2个上述第1指令数据信号存储在2N位长的字边界内，(2)将各个上述第2指令数据信号存储在上述2N位字边界内。图1是数据处理装置的结构框图。图2是表示指令码的配置方法的模式图。图3是表示指令码的配置方法的模式图。图4是表示指令读取部和指令译码部的传输路径的模式图。图5是3种指令码的配置图。图6是指令尾接部内的指令码数据信号格式图。图7是表式指令尾接部和指令译码部的传输路径的模式图。图8是处理机的指令码表。图9是处理机的指令码表。图10是处理机的指令码表。图11是指令码的执行顺序的控制方法的示意图。图12是指令译码部的详细结构框图。图13是第1～第3控制信号和指令译码输入锁存器内的有效码配置的关系图。图14是指令译码部的控制逻辑的第1～第3控制信号和第4～第6控制信号的关系图。图15是PC部及地址生成器的详细结构框图。图16是中断·俘获发生时的处理顺序图。图17是检测中断·俘获的电路框图。图18是现有的固定长度指令格式图。图19是现有的任意长度指令格式图。图20是现有的任意长度指令格式的具体例图。图21是现有的指令读取部和指令译码部之间的传输路径图。图22是在硬件上实现PC的形态图。图23是在硬件上实现BPC的形态图。实施形态1这里，根据附图说明N＝16时的一例。图1是本专利技术的进行多种运算的数据处理装置的结构框图。如图所示，该装置以处理机10为中心构成。处理机10由运算部1、寄存器2、程序计数部(以下称PC部)3、地址生成器4、指令尾接(queue)部5、指令读取部6、指令译码部7及控制部8构成。其中，控制部8根据指令译码部7输出的译码结果，控制处理机10内的各部1～7的工作。为了简化图示，在该图中省略了从控制部8输出的各控制信号的图示。运算部1由ALU(算术逻辑运算器)、移位器(shift)、装入-存储(Load-Store)装置及乘法器(Mul.)构成。另外，寄存器2是通用寄存器，达32位宽，有16条信号线，保持运算结果的数据及地址数据。关于其它结构部分将在后文详细说明。将指令尾接部5、指令读取部6的通称定义为″指令读取功能部″。由数据总线15和总线接口部13连接处理机10、外部电路11、本文档来自技高网...

【技术保护点】
一种执行两种指令长度代码的处理机，其特征在于：备有指令码输入装置和指令读取装置，所说的指令码输入装置备有只由给出Ｎ（Ｎ为１以上的整数）位长指令的第１指令数据信号和给出２Ｎ位长指令的第２指令数据信号构成的指令码，上述第１及第２指令数据信号的指令码按照下述两个规则配置，即（１）将２个上述第１指令数据信号存储在２Ｎ位长的字边界内，（２）将各个上述第２指令数据信号存储在２Ｎ位字边界内； 所说的指令读出装置从上述指令码输入装置读取后保持按上述规则配置的上述指令码。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：大谷寿贺子，岩田俊一，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]