运算装置及运算方法制造方法及图纸

本发明专利技术的目的是提供一种可执行乘积累加运算的运算装置，其中，即使在要由被分割的多个输入数据获得一个结果的情况下，也不用进行数据传送和数据加法运算，处理周期数也少。输入数据Ｘ和Ｙ，通过第１译码器５１１、第１选择器５２１、第１部分积发生器５３１和第１全加器５４１来计算出Ｘ和Ｙ当中高位部分间之乘积，又通过第２译码器５１２、第２选择器５２２、第２部分积发生器５３２和第２全加器５４２来计算出Ｘ和Ｙ当中低位部分间之乘积，再通过移位器５５对所述运算结果进行适当的移位控制，然后通过第３全加器５６和行波进位加法器５８，和所反馈的数据Ｚ加在一起，就这样获得乘积累加运算的结果数据Ｚ。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种能高速执行多用于信号处理的乘法、乘加运算的。到目前为止，多媒体数据是用微处理器和专用LSI的组合来处理的。可是，由于最近几年微处理器的性能取得了惊人的提高，仅用微处理器也能够执行某种多媒体数据处理。寄存器分割式运算的应用为所述性能提高的原因之一。还有，在图像处理、音频处理等方面，经常采用将数组元素作输入，以求一个累加数据的运算方法。附图说明图12示出以往的用被分割的寄存器来执行乘加运算的运算装置的结构图。同图中，寄存器105将32位累加数据ZU存储在高位32位中，将32位累加数据ZL存储在低位32位中。乘法器101将32位输入数据X的高位16位(以下，称此为“XU”)和32位输入数据Y的高位16位(以下，称此为“YU”)作输入来执行乘法，并输出32位的乘积。乘法器102将输入数据X的低位16位(以下，称此为“XL”)和输入数据Y的低位16位(以下，称此为“YL”)作输入来执行乘法，并输出32位的乘积。加法器103将乘法器101的输出数据和存储在寄存器105的高位32位中的数据ZU加起来，并输出32位的和数。加法器104将乘法器102的输出数据和存储在寄存器10本文档来自技高网...

【技术保护点】
一种运算装置，其为将分别由ｎ个互相独立的Ｍ位部分数据构成的（ｎ×Ｍ）位的数据Ｘ和数据Ｙ作输入，并输出一个独立的数据Ｚ的运算装置，其中包括： 对所述数据Ｘ和所述数据Ｙ中位于同一数字位置的所述部分数据进行乘法运算的第１到第ｎ个乘法器； 可对所述第１到第ｎ个乘法器的输出分别进行移位的第１到第ｎ个移位器；和 将所述第１到第ｎ个移位器的输出都加起来的加法器， 所述第１到第ｎ个移位器进行以下的控制：在要求出所述第１到第ｎ个乘法器的输出之总和来作所述数据Ｚ的情况下，不进行移位；在要分别求出所述第１到第ｎ个乘法器的输出来作所述数据Ｚ的情况下，将所述第１到第ｎ个乘法器的输出位移到互相不重...

【技术特征摘要】
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【专利技术属性】
技术研发人员：鹿子木朋睦，中岛雅逸，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]