处理器制造技术

在指令存储部１０１中存储任意存储空间的数据的校验和运算程序３０１，初始加载控制电路１０３在起动时将来自外部装置的数据加载到指令存储部１０１中，校验和运算电路１０７按照校验和运算程序３０１对加载到指令存储部１０１中的存储数据进行校验和运算，运算部１０４根据其运算结果来检测存储数据的错误。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及处理器，特别涉及能够在起动时加载指令代码或数据代码的处理器。
技术介绍
以往，作为处理器，有日本特开平8-320834号公报、特公平6-1445号公报、及特公平7-85226号公报中记载的处理器。近年来，由于处理器的处理速度惊人地提高，外接存储器的周期时间变得赶不上处理器的周期时间。因此，在起动时执行初始加载(从存储程序等的外部存储装置向内置存储器传送数据的处理)的处理器激增。附图说明图1是现有进行初始加载的处理器的结构方框图。该图1所示的处理器10包括作为初始加载对象的指令存储部11、指令译码器/指令地址控制电路12、初始加载控制电路13、运算部14、数据存储部15、以及其他电路16。指令存储部11及指令译码器/指令地址控制电路12分别经连接路径17、18连接到指令数据总线19。指令数据总线19被连接到外部装置(未图示)上连接的外部总线20。在初始加载控制电路13上连接有来自外部装置的初始加载控制信号路径21。从初始加载控制电路13向指令译码器/指令地址控制电路12输出指示信号22。从指令译码器/指令地址控制电路12向指令存储部11输出指示信号23。运算部14、数据存储部15及其他电路16分别通过连接路径24、25、26连接到指令译码器/指令地址控制电路12上连接的运算数据总线27。从指令译码器/指令地址控制电路12向运算数据总线27输出至各模块的控制信号28。此外，来自指令译码器/指令地址控制电路12的数据输出路径29被连接到运算数据总线27。其他电路16通过输入输出路径30连接到外部控制部。下面说明具有上述结构的处理器10起动时的操作。经路径21输入初始加载操纵信号的处理器10通过处理器10自身或外来操纵(スレ一ブモ一ド，从属模式)而进入初始加载模式。然后，处理器10在初始加载控制电路13的控制下，将来自外部装置的数据经外部总线20、指令数据总线19、及连接路径17依次存储到指令存储部11。在该初始加载操作后，处理器10与通常的处理器同样按照指令代码进行操作。作为其他处理器，有的包括用于在初始加载操作的最后确认是否能够正常加载的部件。它沿与数据存储相反的路径向外部装置依次输出数据，通过由外部装置进行对比来进行错误检测。然而，在现有处理器中，采用只在起动时进行错误检测的结构，所以在处理器10工作中指令存储部11的存储内容被改写为未预料到的数据这样的事态发生的情况下，具有其检测非常困难这一问题。专利技术概述本专利技术的目的在于提供一种处理器，能够在工作时用软件处理在必要时随时容易进行在起动时从外部装置加载的数据的保持验证，容易进行错误地点的鉴别。该目的是如下实现的设有能够进行校验和(チエックサム)运算的指令代码、校验和运算电路、及数据路径，利用处理器运行中的空闲时间，用自我软件处理来进行在起动时加载的数据的保持验证。换言之，该目的是如下实现的存储能够进行校验和运算的指令代码，对在起动时从外部装置加载的数据，按照存储的指令代码进行校验和运算。附图的简单说明图1是现有处理器的结构方框图；图2是本专利技术实施例1的处理器的结构方框图；图3是上述实施例1的处理器的校验和运算电路的结构方框图；图4是上述实施例1的处理器所用的校验和运算程序的一例图；图5是本专利技术实施例2的处理器的结构方框图；图6是上述实施例2的处理器所用的校验和运算程序的一例图；图7是本专利技术实施例3的处理器的结构方框图；图8是本专利技术实施例4的处理器中指令译码器/指令地址控制电路的结构方框图；图9是上述实施例4的处理器所用的校验和运算程序的一例图；图10是上述实施例4的处理器中通过二维校验和运算来鉴别错误地点的例图；图11是本专利技术实施例5的处理器中初始加载数据映射的一部分的结构图；图12是上述实施例5的处理器所用的校验和运算程序的一例图；图13是移动台装置的结构方框图；图14是将上述实施例1～5的处理器应用于移动台装置或基站装置的情况下的电路结构方框图；图15是基站装置的结构方框图。实施专利技术的最好形式以下，参照附图来详细说明用于实施本专利技术的最好形式。(实施例1)图2是本专利技术实施例1的处理器的结构方框图。该图2所示的处理器100包括作为初始加载对象的指令存储部101、指令译码器/指令地址控制电路102、初始加载控制电路103、运算部104、数据存储部105、其他电路106、以及校验和运算电路107。其中，对于指令译码器/指令地址控制电路102，以后有时也独立表示为“指令译码器102”或“指令地址控制电路102”。此外，处理器100例如被用作DSP(Digital SignalProcessor，数字信号处理器)。指令存储部101及指令译码器/指令地址控制电路102分别经连接路径108、109连接到指令数据总线110。指令数据总线110被连接到外部装置(未图示)上连接的外部总线111。在初始加载控制电路103上连接有来自外部装置的初始加载控制信号路径112。从初始加载控制电路103向指令译码器/指令地址控制电路102输出指示信号113。从指令译码器/指令地址控制电路102向指令存储部101输出指示信号114。运算部104、数据存储部105及其他电路106分别通过连接路径115、116、117连接到指令译码器/指令地址控制电路102上连接的运算数据总线118。从指令译码器/指令地址控制电路102向运算数据总线118输出至各模块的控制信号119。来自指令译码器102的数据输出路径120被连接到运算数据总线118。其他电路106通过输入输出路径121连接到外部控制部。校验和运算电路107通过连接路径122连接到指令译码器/指令地址控制电路102，通过连接路径123连接到指令数据总线110，通过连接路径124连接到运算数据总线118。如图3所示，校验和运算电路107包括控制部201、运算部202、以及运算结果寄存器203。在该校验和运算电路107中，根据来自控制部201的控制信号204，进行运算部202及运算结果寄存器203的控制。本实施例1的特征在于，对指令译码器/指令地址控制电路102在现有功能之上追加后述功能、和追加校验和运算电路107。在这种结构中，在处理器100起动时，经路径112输入初始加载控制信号的处理器100通过处理器100自身或外来操纵(从属模式)而进入初始加载模式。然后，处理器100在初始加载控制电路103的控制下，将来自外部装置的数据经外部总线111、指令数据总线110及连接路径108依次存储到指令存储部101(进行下载)。此外，在指令存储部101中预先存储有图4所示一例的校验和运算程序301。该校验和运算程序301用于进行校验和运算，即检测指令存储部101中存储的来自外部的数据的错误。该程序301的指令经连接路径108、指令数据总线110及连接路径123、或指令译码器/指令地址控制电路102通知给校验和运算电路107。由此，校验和运算电路107执行校验和运算处理。其处理内容是进行指令存储部101的地址0100h至地址01ffh的全部数据的校验和运算，与其期待值、即指令存储部101的地址8001h的数据进行比较运算。以下，按照程序301的例子来说明校验和运算处理中的操作。根据第1行的repeat next指令，指令译本文档来自技高网...

【技术保护点】
一种处理器，包括：存储部件，存储任意存储空间的数据的校验和运算指令；控制部件，在起动时将来自外部装置的数据加载到上述存储部件中；校验和运算部件，按照上述校验和运算指令对上述加载的存储数据进行校验和运算；以及运算部件，根据上述校验和运算的结果来检测上述存储数据的错误。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：惣门淳二，荒莳义孝，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]