选择性延时乘法结果的运算器和方法技术

一个运算器用于执行三个操作数Ａ、Ｂ和Ｃ的乘法和加法运算，其中Ａ是被乘数，Ｂ是乘数，Ｃ是加数。运算器包括具有用于从数据泵接收操作数Ａ和Ｂ的输入级，以及包括输出乘积ＡＢ的输出端。运算器也包括具有连接到乘法器输出的输入和输出的寄存器，以及多路转接器具有连接到乘法器输出的第一数据输入、连接到寄存器输出的第二数据输入、触发指令输入和数据输出。运算器中的旁路判断模块包括用于接收操作数Ａ和Ｂ的输入级，以及包括连接到调度器和触发指令输入的输出。旁路判断模块用于将多路转接器的第一数据输入连接到数据输出，当操作数Ａ和Ｂ的最大有效位值小于第一阈值时。运算器也包括加法器，加法器具有第一数据输入、第二数据输入和输出，第一数据输入连接到多路转接器输出用于接收乘积ＡＢ，第二数据输入用于接收加数Ｃ，在输出端提供输出信号ＡＢ＋Ｃ。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及运算器和数字信号处理器。本专利技术还涉及到在运算器中调度乘法和加法的方法，选择延时相加的方法以及在第一或者第二时钟周期内选择相加的方法。
技术介绍
在许多数字信号处理器中，使用专用的电路模块执行具体的功能，诸如乘法和加法。已知需要多种多样的数字模块来完成各种功能，如乘法和加法。一般地，数字信号处理器的设计是通过从标准设计库中选择电路模块，并连接选定的模块来完成的。依次地，库中的电路模块表示出许多折中在每个集成电路如数字信号处理器中所占的面积，和执行相关电路模块的功能的快速性之间。构建的电路模块如果要能减少提供输出信号的延时，就很可能需要相对大的电路面积和消耗相对多的电能。反过来，如果电路在集成电路中的面积要求相对小和消耗的电能相对少取得最优化，其运算速度将可能达不到最优。数字信号处理器一般包括大量相互连接的电路模块的集合。每个这些模块被选择为应付最坏情况输入信号，常常是最大有效位是逻辑“1”的输入信号的定时要求。调度器协调这些包括基于最坏输入的定时约束的电路模块的相互关系。结果，构成数字信号处理器的电路模块的集合的运算经常被减慢，为了需要处理实际的输入信号，因为实际本文档来自技高网...

【技术保护点】
一种运算器，用于执行三个操作数Ａ、Ｂ和Ｃ的乘法和加法运算，其中Ａ是被乘数，Ｂ是乘数，Ｃ为加数，该运算器包括： 一个乘法器单元，包括用来接收来自数据泵的操作数Ａ和Ｂ的输入级，乘法器单元用于将Ａ和Ｂ相乘得到乘积ＡＢ，乘法器单元包含提供乘积ＡＢ的输出端； 一个乘积寄存器，具有输入和输出，其输入连接到乘法器单元的输出； 一个多路转接器，具有第一数据输入、第二数据输入、触发命令输入和数据输出，第一数据输入连接到乘法器单元的输出，第二数据输入连接到乘积寄存器的输出； 一个旁路判断模块，包括用来接收操作数Ａ和Ｂ的输入级，连接到调度器和触发命令输入的输出，旁路判断模块用于触发多路转接器...

【技术特征摘要】
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【专利技术属性】
技术研发人员：O吉奥梅，
申请(专利权)人：皇家菲利浦电子有限公司，
类型：发明
国别省市：NL[荷兰]