一种应用ＰＣＩ总线的单步除错卡，将该ＰＣＩ总线上的帧信号维持在低电平；锁存并显示ＰＣＩ总线周期的地址与指令；将ＲＯＭ控制信号与ＰＣＩ总线上的ＩＲＤＹ＃和ＴＲＤＹ＃准备信号同时维持在低电平；锁存并显示ＰＣＩ总线周期的数据与位组使能；当检测到目标装置时，送出一装置选择信号；当装置选择信号维持在低电平，且ＩＲＤＹ＃和ＴＲＤＹ＃准备信号同时维持在低电平时，则截取住ＰＣＩ总线周期；当在ＰＣＩ总线周期结束前，ＰＣＩ主机还提供一重试的功能，达到单步中断除错的功能。（*该技术在2020年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及一种单步除错卡，特别涉及一种应用外设元件交互连接(Peripheral Component Interconnect，PCI)界面的单步除错卡。图1示出了目前所广为使用的计算机系统的结构方块图。CPU 10通过CPU总线20与NB(North bridge，为一晶片组)30相连接；而NB 30除了与存储器40(可以是SDRAM、EDORAM等存储器)相接之外，还通过AGP总线50与AGP VGA卡60相连。此外，NB 30则经由PCI总线70与SB(Southbridge，亦为一晶片组)80相接，用以传递数据与信号；而SB 80除了与硬盘(HD)90、光盘机(CD ROM)100、通用串行总线(Universal Serial Bus，USB)110、输入装置(诸如鼠标、键盘等)120相接，用以存取或输入数据之外，还分别通过XD总线130与ISA总线140，与基本输入输出系统(BIOS)150以及声频装置(Audio，例如音效卡)160相接。传统的单步中断除错卡应用在工业标准结构格式总线(IndustryStandard Architecture BUS，ISA BUS)上，藉由用来结束ISA总线周期的IOCHRDY信号强迫维持在低电平，以达到延长该总线周期的目的，并使得相关位址及数据线总线状态得以被检视。而在PCI总线上，CPU对于传统系统BIOS的读取需通过PCI/ISA桥将读取周期由PCI总线转送至ISA总线，待BIOS数据由位于ISA总线上的ROM读出后，再藉由PCI/ISA桥将数据由ISA BUS送回PCI总线。由于BIOS数据读取周期在PCI总线上须由PCI/ISA桥作回应，亦即相关的PCI周期控制信号如DEVSEL#、TRDY#等均由PCI/ISA桥产生，也因此不可能单纯地藉由将用以结束PCI周期的信号如TRDY#维持在高电平，就达到暂停总线周期的目的。而目前市面上应用于PCI BUS上的除错卡，或仍需藉由ISA总线中断除错卡，藉由将用以结束ISA总线周期的IOCHRDY信号强迫维持在低电平，而达到延长该总线周期的目的，或只是于开机初期将部分BIOS数据及位址栓锁至缓冲存储器后再逐一读出，而不具真正暂停总线周期，并进而作即时检视的功能。就一正常PCI总线周期而言，当FRAME#信号由高电平变为低电平时，即表示PCI总线周期的开始。此时，在AD总线上呈现的是PCI总线周期所欲定址的地址，而在C/BE#总线上呈现的是指令。PCI总线周期上所有装置会对此地址及指令进行解码，以确定本身是否为该PCI总线周期的目标装置(target device)。若是，则送出DEVSEL#信号通知PCI主机进行后续的数据传送操作。倘若目标装置无法完成读写操作，亦即无法回应TRDY#信号，则可发送一STOP#信号，用以通知PCI主机重试该周期。本专利技术所提出的应用PCI界面的单步除错卡，即利用所述重试功能。其将所欲检视的PCI总线周期的地址，数据，指令，BE#等信号状态予以锁存并通过LED显示之后，于下一周期强迫DEVSEL#信号为低电平以抢先回应该一PCI总线周期，并将TRDY#信号维持在高电平，以延长该周期。先前所锁存的地址，数据，指令，BE#等信号状态因而得以一直显示于LED上，作为单步除错的检视依据。而最后藉由切换(SWITCH)电路切换，送出一STOP#信号，用以通知PCI主机重试该周期。STOP#信号结束时亦同时将DEVSEL#信号拉为高电平，通知PCI主机结束该被拦截的周期。当该周期进行重试时，重复所述步骤，以达到单步除错的功能。图1为已知计算机系统的结构方块图；图2为本实施例时序图，示出了不同总线传输频率，与依据PCI总线传输频率所产生的取样时序的关系；图3为本专利技术实施例的单步除错信号流程图；图3A为本专利技术实施例的锁存及显示地址与数据的示意图；及图3B为本专利技术实施例的锁存及显示指令与位组使能(Byte enable)的示意图。有关本专利技术的详细内容及技术，结合附图说明如下。本专利技术实施例的时序图如图2所示，图2的时序图示出了不同总线传输频率与依据PCI总线传输频率所产生的取样时序的关系。就一正常PCI总线周期而言，当帧信号(FRAME#)由高电平变为低电平时，即表示PCI总线周期的开始。此时，在AD总线上呈现的是PCI总线周期所欲定址的地址(Address)，而在C/BE#总线上呈现的是指令(Command)。而PCI总线周期上所有装置会对此地址及指令进行解码，以确定本身是否为该一PCI总线周期目标的装置(target device)。若是，则将装置选择信号(DEVSEL#)维持在低电平作为回应。当AD总线上的数据(Data)为有效的数据，且IRDY#准备信号、TRDY#准备信号同时为低时，表示PCI总线的数据在此时作读写处理。若在周期结束前，目标装置无法回应一TRDY#准备信号时，PCI主机提供一重试的功能，亦即由目标装置送出一停止信号(STOP#)，而PCI主机会依据STOP#信号重试该周期。本专利技术所提出的应用PCI界面的单步除错卡亦即利用所述重试的功能，将正常ROM读周期的地址，数据等信号状态锁存住并通过LED显示之后，于下一周期强迫DEVSEL#信号为低电平以截取该周期，并由于单步除错卡将TRDY#信号维持在高电平，使此周期无法完成而的前所锁存的地址、数据、指令及BE#得以一直显示于LED上。最后藉由切换电路的切换，送出一STOP#信号，用以通知PCI主机重试该周期。单步除错卡把DEVSEL#信号拉为高电平以通知PCI主机结束该周期，并进行重试。图3为本专利技术实施例的单步除错信号流程图，配合图2进一步说明如下当FRAME#信号通过一反相器200变为低电平时，则通过第一锁存器210锁存地址与通过第二锁存器220锁存数据，并分别通过地址LED 230显示该地址与通过数据LED 240显示该数据，接着同时将锁存的Address在解码器250中解码，以确定该地址是否为ROM读周期的地址(如图3A所示)；此时IRDY#信号与FRAME#信号经由一与非门(NAND)260同时为高电平时，与所述通过解码器250解码后的地址通过一与门(AND)270，将ROMCE#信号维持在高电平以等待下一周期。在此须进一步强调的是当FRAME#信号为高电平时，IRDY#信号尚未立即维持在低电平，此时PCI时钟的上升沿(rising edge)仍然符合FRAME#信号为低电平，IRDY#信号维持在高电平，所以FRAME#信号为高电平，且IRDY#信号维持在高电平时，并未发生在PCI时钟的上升沿，因此为避免产生一无效的控制信号，须通过延迟器280对FRAME#信号进行延迟。当IRDY#准备信号、TRDY#准备信号与只读存储器控制信号(ROMCE#)通过一或非门(NOR)同时变为低电平时，则通过第三锁存器290锁存指令与通过第四锁存器300锁存BE#，并通过指令LED310显示该指令与通过BE#LED320显示该BE#(如图3B所示)。接着就预定装置送出一DEVSEL#信号的DEVSEL#信号控制电路，及藉由切换电路的切换，送出一STOP#信号作如下进一步的说明。当PCIRST#为低电平时，或者当F本文档来自技高网...
【技术保护点】
一种应用外设元件交互连接（ＰＣＩ）总线的单步除错的方法，该方法至少包含下列步骤：将该ＰＣＩ总线上的帧信号（ＦＲＡＭＥ＃）维持在低电平；锁存该ＰＣＩ总线周期的地址与指令；显示该ＰＣＩ总线周期的该地址与该指令；将只读存储器控制信 号（ＲＯＭＣＥ＃）与该ＰＣＩ总线上的ＩＲＤＹ＃准备信号、ＴＲＤＹ＃准备信号同时维持在低电平；锁存该ＰＣＩ总线周期的数据与位组使能（ＢＥ＃）；显示该ＰＣＩ总线周期的该数据与该位组使能；等待由目标装置送出一装置选择信号（ＤＥＶＳＥＬ ＃），该装置选择信号维持在低电平，且该ＩＲＤＹ＃准备信号、该ＴＲＤＹ＃准备信号同时维持在低电平时，截取该ＰＣＩ总线周期；及当在该ＰＣＩ总线周期结束前，该目标装置无法回应ＴＲＤＹ＃准备信号时，ＰＣＩ主机提供一重试的功能。
【技术特征摘要】
【专利技术属性】
技术研发人员：蔡俊男，屈厚礼，冯志豪，
申请(专利权)人：神达电脑股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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