具有锁存控制器的异步管线制造技术

一种可高速操作的异步管线在其数据通路中使用简单的透明锁存器和在每一管线级上使用了小型锁存控制器。利用请求信号和确认信号进行彼此通信。请求信号上的每一个跃迁表示新数据项的到达。每一管线级包括：数据锁存器，其正常可使数据通过；及锁存控制器，其可使数据锁存器有效和无效。请求信号和数据输入到数据锁存器中。一旦管线级锁存数据，就产生完成信号，其被发送至锁存控制器，作为确认信号发送至前一级，作为请求信号发送至下一级。锁存控制器在接收到完成信号时可使锁存器无效，从下一级接收到确认信号时可使数据锁存器重新有效。对于正确的操作是，输入数据稳定后，请求信号必须到达级。异步管线可合并逻辑元件便于组合数据，还可合并用于请求、确认和完成信号的匹配的延迟元件。异步管线还可合并时钟ＣＭＯＳ逻辑门。在异步管线设计中还可提供分支和连接结构。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
相关申请的交叉参考本申请要求于2000年10月23日提交的申请号为No.60/242,587的美国临时专利申请，题目为“捕鼠器利用跃迁信号协议的高通量异步管线结构”的优先权，这里通过参考将其全部内容合并到本申请中。
技术介绍
此外，已提出了许多异步管线。这种常规的异步管线称作微管线(参见I.E.Sutherland，“微管线”Communications of the ACM，32(6)720-738，June1989)。这种结构用于一流的控制，但其低速而复杂的捕获-通过锁存器妨碍了其性能。还提出了许多使用交替控制和锁存器结构的变化(参见P.Day和J.V.Woods，“微管线锁存器设计结构的研究”IEEE TVLSI，3(2)264-272，1995年6月；K.Yun，P.Beerel，and J.Arceo，“高性能异步管线电路”Proc.Intl.Symp.Adv.Res.Async.Circ.Syst.(ASYNC)，1996；and C.Molnar，I.Jones，W.Coates，J.Lexau，S.Fairbanks，和I.Sutherland，“两个FIFO环形性能实验”Proceedings of the IEEE，87(2)297-307，Feb.1999)，但每一种情况其性能都因过量的控制延迟或相当大的锁存器延迟而受到限制。这些管线的设计可分为两类(1)使用相位变换的管线，和(2)不使用相位变换的管线。上面引述的Sutherland“微管线”及Day和Woods，“微管线锁存器设计结构的研究”，及C.Molnar和I.W.Jones，“为复杂原因工作的简单电路”Proc.Intl.Symp.Adv.Res.Async.Circ.Syst.(ASYNC)，pp.138-149，2000年4月，都使用了相位变换。相反，在S.B.Furber and P.Day，“四相位微管线锁存器控制电路”IEEE TVLSI，4(2)247-253，1996年6月，及K.Yun，Beerel，和J.Arceo，“高性能异步管线电路”中所引用的管线都没有使用相位变换。Sutherland(参见附图说明图14)和Day and Woods(参见图10)的微管线使用了相位变换。如图1所示，微管线N级10使用了跃迁信号和透明锁存器12。在数据输入端14从N-1级(图1中没有示出)接收数据并且在数据输出端16将数据传送到N+1级(图1中没有示出)。锁存器12的控制是复杂的，至少由三个元件来执行C-元件18、异NOR元件(XNOR)20和触发器器件22。C元件18的输出为doneN35，和从N+1级所接收的ackN32一起输入到XNOR 20。XNOR 20的输出En 36可使锁存元件12有效。触发器元件16把从其输入端21上所接收的跃迁信号交替发送到两个输出端24和26其中之一，首先是输出端26，并将其用点进行标记。输出26作为reqN+130被发送到N+1级和作为ackN-131被发送到N-1级。这些设计的缺点是关键路径很长(1)从由N-1级所接收到的请求信号reqN28至传送到N+1级的请求信号reqN+130，有四个元件延迟，即从C-元件18、XNOR20、锁存器12和触发器22的延迟；和(2)从由N+1级所接收到的确认信号ackN32至C-元件18的输入33(使其半有效)，有三个元件延迟，即从XNOR20、锁存器12和触发器22的延迟。如上面所引用的“为复杂原因工作的简单电路”文章中，由Molnar和Jones所描述的管线也使用了相位变换。所述管线称作“Charlie boxes”并包括更简单的设计，如在其文章中所描述的S结构。然而，这些设计产生相对迟的完成信号。而且，这些设计没有提出进一步处理复杂管线，如分支管线和接合管线，他们也没有公开“波形”策略、通过双轨控制来消除关键反相器或使用时钟CMOS结构。还有若干种没有使用相位变换的可替换的管线设计。在上面所引用的由Furber和Day所著的“四相位微管线锁存器控制电路”中，提出了用于异步管线的三个不同的4-相位协议(1)完全去耦，(2)长保持和(3)半去耦。这些设计有若干缺点在前两个协议中，管线控制是复杂的。这些设计中最好的，即，半去耦，其引进了高度并发协议，使得在关键路径上四个元件最小。这些元件全是C-元件，其中两个有三个栈深，所暗指的其余反相器用于校正极性。最终的替换方法是保持跃迁信号协议控制，但用双边触发的D-flip-flops(DETDFF′s)来替换透明的锁存器，如上面所引用的由K.Yun，P.Beerel，and J.Arceo，所著的“高性能异步管线电路”。根据该设计，每当触发锁存器控制时，就会锁存数据。在这种方法避免了相位转换的系统开销的同时，由于DETDFF′S明显比透明锁存器慢，也比锁存器大许多，从而严重降低了其性能。已提出了一种称作“Gasp”的新的管结构，其具有很高的通量(参见I.Sutherland and S.Fairbanks，″GasP一种最小限度的FIFO控制″Proc.Intl.Symp.Adv.Res.Async.Circ.Syst.(ASYNC)，pp.46-53.IEEE Computer SocietyPress，2001年三月；及J.Ebergen，″Squaring the FIFO in GasP，″Proc.Intl.Symp.Adv.Res.Async.Circ.Syst.(ASYNC)，pp.194-205，IEEE Computer SocietyPress，2001年三月)。然而，这种方法针对细晶粒晶体管，以便在控制电路中对所有门实现延迟均等化，及协议具有更复杂的定时约束。本专利技术的一个目的是提供一种具有简单控制，并可减小控制延迟和锁存器延迟的管线。本专利技术的另一目的是提供一种不需要延迟均等化的管线。本专利技术的另一目的是提供一种具有单侧定时约束的管线。本专利技术的另一目的是提供一种可提供进一步处理管如分叉管或接合管的管线。本专利技术的另一目的是提供一种可提供锁存器转换优化的管线。本专利技术的另一目的是提供一种具有很细晶粒结构的管线，所述细晶粒结构特别适合产生高通量。
技术实现思路
通过本申请所公开的内容，本专利技术的上述目的和其它目的将变得显而易见，并且可通过可在环境中处理数据的异步数字管线电路来实现，所述异步数字管线电路包括至少一个处理级。处理级包括锁存控制器和数据锁存器。锁存控制器可包括XNOR元件。锁存控制器设计为当从环境或次处理级接收到第二确认信号时，用来确定到数据锁存器的有效信号有效，及当从数据锁存器中接收到第一完成信号时，用来确定使有效信号无效。数据锁存器设计为用来从环境中或前一级中接收数据和第一请求信号。数据锁存器通过响应接收来自锁存控制器的有效信号具有有效相(即透明)和无效相(即不透明)。在有效相中，数据锁存器有效，以便使数据传送到第一数据输出端，及在无效相中，数据锁存器无效。在有效相中，数据传递到第一数据输出端的过程中还会传递第二请求信号到环境中或次级中，传递第一确认信号到环境中或前一级中，及传递第一完成信号到锁存控制器中。一旦锁存器有效，并在其输入端接收到新数据(和请求信号)，必须本文档来自技高网...

【技术保护点】
一种在环境中用于处理数据的异步数字管线电路，所述环境提供用于处理的数据和第一请求信号，所述电路包括：第一处理级，所述第一处理级包括：第一锁存控制器，其用于响应从环境中所接收的第二确认信号和从第一数据锁存器接收的第一完成信号，锁存控制 器设计为：当接收到第二确认信号时，用来确定有效信号有效，及当接收到第一完成信号时，用来确定第一有效信号无效；第一数据锁存器，其具有建立时间，并设计为从环境中接收数据和第一请求信号，其中，第一请求信号上的每一信号跃迁表示为一个新数据项，第 一数据锁存器通过响应有效信号而具有有效相和无效相，其中，在有效相中，数据锁存器有效，以便使数据通过第一数据输出端，及在无效相中，数据锁存器无效，因此，在有效相中，通过数据输出端的数据还将第二请求信号传递到环境中，将第一确认信号传递到环境中，及将第一完成信号传递到锁存控制器中。其中，延迟时间包括接收第一请求信号至传递第一完成信号ｔ↓［ｒｅｑ↓［Ｎ］－ｄｏｎｅ↓［Ｎ］］，与第一锁存控制器无效第一有效信号相关的延迟时间ｔ↓［ＬＣ↓［Ｎ］ｌ］，及数据锁存器的建立时间ｔ↓［ｓｕ］， 其关系可由下式给出：ｔ↓［ｒｅｑ↓［Ｎ］－ｄｏｎｅ↓［Ｎ］］＋ｔ↓［ＬＣ↓［Ｎ］ｌ］＞ｔ↓［ｓｕ］。...

【技术特征摘要】
...

【专利技术属性】
技术研发人员：蒙泰克辛格，史蒂芬M诺维克，
申请(专利权)人：纽约市哥伦比亚大学托管会，
类型：发明
国别省市：US[美国]