一种执行多个指令流的多程序流程同时处理器，包括： ·多个功能单元 执行指令； ·多个指令解码器 与各指令流对应地设置，解码各个指令，完成作为执行该指令的功能单元要求将解码指令发给该功能单元的指令发出要求； ·优先权存储器 存储各指令流的优先权，各优先权与其他指令流的优先权独立，并通过专用指令变更； ·自停止数据存储器 在各指令流中存储指令流处于执行状态还是处于停止状态的自停止数据； ·调解器 接收来自多个指令解码部分通知的指令发出要求，２个以上的指令发出要求同时指定一个功能单元的情况下，根据优先权存储器中存储的优先权，确定向该功能单元要发出的解码指令； ·停止器 根据所述自停止数据，停止与正处于停止状态的指令流相应的指令解码部分向调解器的指令发出要求的通知； 功能单元的１个接收指示优先权变更的专用指令，在优先权存储器中存储的优先权内，只变更该专用指令所属的指令流的优先权； 功能单元的１个接收指示指令流停止的指令，变更在自停止数据存储器中存储的自停止数据，以使只有该指令所属的指令流停止。（*该技术在2017年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及根据并行发出的来自多个指令流的指令、高效地使用多个运算单元的信息处理器。
技术介绍
现有技术有在一个处理器内同时处理多个指令流的多程序流程同时处理器。在“A Multithreaded Processor Architecture with SimultaneousInstruction Is suing”(In Proc.of ISS 91Intemational Symposium onSupercomputing.Fukuoka. Japan，pp.87～96，November 1991)中详细地说明了多程序流程同时处理器。图1是表示现有技术的多程序流程同时处理器的构成框图。图中，多程序流程同时处理器配有指令超高速缓冲存储器500、3个指令提取单元501、3个指令解码单元502、12个备用站503、4个指令调度单元504、4个功能单元505、和寄存器组506，构成为能同时独立地执行与图中指令提取单元和指令解码单元组相应的3个指令流。其中，指令流相应于指令提取单元和指令解码单元组所构成的处理流。图中，指令提取单元501从指令超高速缓冲存储器500中读出各个不同的指令流指令。指令解码单元502对各个指令流的指令解码，在可处理的功能单元中连接该指令，在与可处理该指令的功能单元505连接的备用站503中装入指令解码结果(以下简单称为指令)。指令调度单元504选取来自备用站503的适当指令，传给空着的功能单元505。在与1个功能单元对应的不同指令流的指令解码结果装在备用站503的情况下，按固定的序号选取指令。因而实现了指令流之间的公平。功能元件505为执行各个指令的运算器，使用寄存器组506执行来自备用站503的指令。各功能元件最好是相同的单元，在多数情况下配备比如寄存器/存储器单元、整数运算单元、浮动小数点运算单元、乘除运算单元等类别的运算器。下面，简单地说明如上述构成的多程序流程同时处理器的工作。图中的多程序流程同时处理器中，由于装有3组指令提取单元501和指令解码单元502，所以能够并行地对3个指令流进行提取·解码。3个指令流和指令超高速缓冲存储器500(或是图外的主存储器)所对应的程序中，有1个程序对应1个指令流的情况(从3个程序中产生3个指令流的情况)，和1个程序对应多个指令流的情况(从1个程序中产生3个指令流的情况)。后者比如为对于不同的图象数据同时执行多个指令流的1个图象处理程序的情况。解码单元502通过备用站503、指令调度单元504，向接收该指令的功能单元发出解码指令。各功能单元也按照来自相应指令流的指令执行已发出的指令。这样，多程序流程同时处理器的特征在于具有可同时执行多个指令流的共有运算器。还有，多程序流程同时处理器是在1个处理器内部处理多个指令流，因此可把执行1个指令流的单元称为逻辑处理器。逻辑处理器有处理各个独立的指令流的解码单元、指令顺序控制机构和寄存器组等。由多个逻辑处理器使用的功能单元和超高速缓冲存储器等在逻辑处理期间是共有的。另一方面，可把对应逻辑处理器的整个处理器称为物理处理器。还有，如果把多程序流程同时处理器与现有的超计数方式的处理器比较，由于超计数处理器仅进行了功能单元的多重化(重复化)，所以同时可处理的指令流为1个，因指令之间的依存关系流水线联锁频繁发生，其结果不能提高功能单元的使用效率，因而难以提高性能。而上述多程序流程同时处理器因能并行地执行多个命令流的命令，所以可提高各功能单元的使用效率，实现性能的提高。但是，上述多程序流程同时处理器构成有下述问题。第1，由于多个逻辑处理器具有共有的功能单元，所以有从多个指令流所发出的指令争用功能单元的问题，因此，一定期间内，在特定逻辑处理器发出的指令与其他的逻辑处理器发出的指令相比不是很少的情况下，有降低该特定逻辑处理器性能的问题。而且，在逻辑处理器之间负荷差别大的情况下，即使有在逻辑处理器中分配相同处理内容的指令流(由上述程序生成)，但由于只是特定的指令流的处理迟缓，所以就会造成处理的结束时间有偏差、不能提高整体速度的情况。第2，即使在逻辑处理器中可以分配各个不同的指令流而可使特定逻辑处理器较早执行，因而相对地提高了特定逻辑处理器的处理速度的情况下，但由于不能占有指令超高速缓冲存储器等共有资源，所以整体性能仍较低。例如，难以承担有发生需要紧急中断处理等情况。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供可软式调整多个指令流之间各指令流的处理性能，并能提高整体处理效率的多程序流程同时处理器。实现上述目的的执行多个指令流的多程序流程同时处理器，包括·多个功能单元执行指令；·多个指令解码器与各指令流对应地设置，解码各个指令，完成作为执行该指令的功能单元要求将解码指令发给该功能单元的指令发出要求；·优先权存储器存储各指令流的优先权，各优先权与其他指令流的优先权独立，并通过专用指令变更；·自停止数据存储器在各指令流中存储指令流处于执行状态还是处于停止状态的自停止数据；·调解器接收来自多个指令解码部分通知的指令发出要求，2个以上的指令发出要求同时指定一个功能单元的情况下，根据优先权存储器中存储的优先权，确定向该功能单元要发出的解码指令； ·停止器根据所述自停止数据，停止与正处于停止状态的指令流相应的指令解码部分向调解器的指令发出要求的通知；功能单元的1个接收指示优先权变更的专用指令，在优权存储器中存储的优先权内，只变更该专用指令所属的指令流的优先权；功能单元的1个接收指示指令流停止的指令，变更在自停止数据存储器中存储的自停止数据，以使只有该指令所属的指令流停止。根据这种构成，由于根据所述优先权决定各功能单元中要发出的指令(指令解码结果)，所以可按优先权软式调整多个指令流之间负荷的分布，适当实现各指令流必要的处理性能，并能达到提高整体处理效率的效果。其中，所述存储器还存储可依据指令设定、表示停止还是执行各指令流的指令流的标记群；所述控制器也可配备执行所述决定的调解器；和在设定表示停止的标志的情况下，排除与该标志对应的指令流的指令发出要求，根据进行的所述决定，停止该指令流的停止器。依据这种构成，在指令流处于其执行过程中的怠速状态和等待状态的情况下，也能使指令流处于停止状态。其结果，由于可以优先执行其他指令流，所以还能提高整体处理性能。其中，所述控制器还可配有禁止器，在其中一个指令流发生需要紧急处理的情况下，暂时禁止向功能单元发出所述控制器决定要发出的属于该指令流指令的指令。依据这种构成，对某些指令流(逻辑处理器)发生需要紧急处理的情况下，利用禁止器暂时禁止该逻辑处理器发出指令。即在需要的紧急处理移动完了前暂时禁止仅几个周期的指令发出。因此，中断处理的移动可高速化。而且，由于在由调解器决定要发出的指令后，禁止器能禁止该指令的发出，所以在由调解器决定需要紧急处理的发生时限后，禁止器也可有效地禁止。例如，虽然有需要紧急处理的发生时限，但在机器周期期间的慢点内也能达到所谓的有效禁止效果。其中的一个功能单元可构成为能接收指示优先权变更的专用指令，在存储器所存储的优先权中，可变更该专用指令所属的指令流的优先权。这里，所述专用指令由指示提高或降低优先权的操作码组成。所述功能单元中的1个也可构成为能在专用指令的解码结果发出本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：木村浩三，清原督三，吉冈康介，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：
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