一种计算设备，包括； 处理器 在处理器和至少一个存储设备之间传输数据的控制器， 与控制器分离的固件，该固件包括在通过处理器执行时使处理器如下运行的指令： 将至少一个存储设备划分为多个部分，和 从所述至少一个存储设备的多个部分中创建存储阵列。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及一种BIOS存储阵列。
技术介绍
存储阵列有助于增加数据存取性能和/或增加容错度。在实施一个或多个RAID(低廉的存储盘的冗余阵列)水平时通常描述这种存储阵列。例如，RAID水平0或RAID 0一般是指包括这样的两个或更多的存储设备的存储阵列其中在该阵列的存储设备上对数据读和写分条(stripe)。在阵列的存储设备上对数据读和写分条可能增加读和写性能，因为基本上并行地存取该阵列的存储设备以满足读或写请求。然而，RAID 0阵列不提供冗余，由此不能增加该阵列的容错度。结果，如果RAID 0阵列的任何存储设备故障，则一般该阵列的所有的数据都会丢失，因为与所失效的存储设备关联的数据散布在整个阵列中。RAID水平1或RAID 1一般是指包括这样的两个或更多的存储设备的存储阵列其中数据写镜向到每个存储设备。将数据写镜向到该阵列的每个存储设备一般会增加该阵列的容错度，因为如果该阵列的任何存储设备失效，则数据可以仍然从该阵列的另一存储设备中恢复。然而，由于将数据镜向到阵列的其它的存储设备要求附加的数据写，因此镜向数据写可能降低写性能。如果在该阵列的存储设备上对读平衡/分条，则镜向数据可以增加读性能。然而，许多实施方案简单地将所有的读请求指向到该阵列的单个存储设备，并且响应于失效仅从该阵列的其它的存储设备中进行读。最后，RAID水平0+1或RAID 0+1一般是指包括这样的四个或更多的存储设备的存储阵列其中将数据写镜向到分条的阵列。例如，RAID 0+1阵列可以包括第一RAID 0阵列和第二RAID 0阵列。该阵列可以进一步根据RAID 1将数据写到第一RAID 0阵列并可以将该数据镜向到第二RAID 0阵列。此外，镜向数据写一般会增加该阵列的容错度，但是由于附加的写的缘故降低了写性能。然而，通过在它们的相应的阵列的存储设备上对数据分条的第一和第二RAID 0阵列可以弥补某些写性能降低。附图说明通过在附图中举例的方式而非限制性的方式示出了在此所描述的本专利技术。为说明的清楚简洁，在附图中所示的元件不必按比例绘制。例如，为了清楚，某些元件的尺寸相对于其它的元件尺寸放大了。此外，根据需要在所有的附图中重复某些参考标号以指示对应的或类似的元件。附图1所示为至少包括一个存储设备的实例性计算设备。附图2所示为附图1的计算设备的实例性存储阵列。附图3所示为初始化附图2的阵列的实例性方法。附图4所示为从附图2的阵列中读出和写到其中的实例性方法。附图5所示为附图1的计算设备的另一实例性存储阵列。附图6所示为初始化附图5的阵列的实例性方法。附图7所示为从附图5的阵列中读出和写到其中的实例性方法。具体实施例方式在下文的详细描述中，描述许多特定的细节以完整地理解本专利技术。然而，可以不需要这些特定的细节而实施本专利技术。在其它的情况下，没有详细描述十分公知的方法、程序、部件和电路以便突出本专利技术。此外，虽然某些实施例并不限于这些特定的实例，但是仍然给出实例性的尺寸/型号/数值/范围。在本说明书中“一个实施例”、“一种实施例”、“一种实例性实施例”等是指所描述的实施例可以包括特定的特征、结构或特性，但每个实施例可以不必包括特定的特征、结构或特性。此外，这种术语并不必指相同的实施例。此外，在结合一种实施例描述特定的特征、结构或特性时，建议在本领域普通技术人员的知识范围内结合其它的实施例实施这种特征、结构或特性，不管是否清楚地描述了它。此外，在此使用术语“第一”、“第二”、“第三”等作为标记以区别类似地命名的部件和/或操作。具体地说，这种术语不用于表示和也不意味着表示部件/或操作的顺序。此外，这种术语不用于表示和也不意味着表示一个部件和/或操作具有比其它的部件和/或操作更重要。附图1示出了计算设备100的实例性实施例。计算设备100可以包括通过处理器总线耦合到芯片组104的一个或多个处理器1021...102P。芯片组104一般通过包括芯片组104的芯片或一个或多个封装的集成电路设备将一个或多个处理器1021...102P与存储器106、固件108、存储设备(SD)控制器110、一个或多个存储设备1121...112D和其它的设备114(例如，鼠标、键盘、视频控制器、软盘、网络接口控制器、调制解调器等)互联。具体地说，通过各种桥路和总线可以将其它的设备114耦合到芯片组104，比如外设部件互连(PCI)总线、加速图形端口(AGP)总线、通用串行总线(USB)总线、低引线计数(LPC)总线、其它的I/O总线和/或相关的桥路。SD控制器110一般提供从通过一种或多种总线耦合到SD控制器110的存储设备1121...112D中读取数据或将数据写入到其中的接口。在一个实施例中，SD控制器110嵌入在芯片组104中。然而，在另一实施例中，SD控制器110与芯片组104分离，并且通过插入在计算设备100的插槽(例如，PCI(外设部件互连)插槽、PCI Epress插槽、ISA(工业标准结构)插槽和/或某些其它类型的外设部件的互联)中的内插卡可以提供它。此外，通过由存储设备1121...112D所支持的存储接口协议SD控制器110可以与存储设备1121...112D接口。例如，SD控制器110和存储设备1121...112D可以支持如下的一个或多个接口协议IDE(集成驱动电子技术)、ATA(高级技术附接)、串行ATA、SCSI(小型计算机系统接口)和/或串行SCSI。固件108可以包括基本输入/输出系统(BIOS)代码116。BIOS 116可以包括一个或多个处理器1021...102P可以执行以存取并初始化计算设备100的部件的指令和程序。在一个实施例中，BIOS 116可以包括一个或多个处理器1021...102P可以执行以初始化一个或多个存储设备1121...112D的SD初始化代码118。此外，BIOS 116可以包括SD处理程序120以从一个或多个存储设备1121...112D中读取数据并将数据写入到一个或多个存储设备1121...112D中。在一个特定的实施例中，SD初始化代码118可以将中断矢量(比如，例如中断矢量13H)与SD处理程序120关联起来。因此，一个或多个处理器1021...102P可以响应软件中断，比如，在x86个人计算机中的软件中断13H，它通常与BIOS代码关联以存取I ED硬盘，来执行SD处理程序120。存储器106可以包括提供处理器1021...102P可以向其中读和写数据的可寻址的存储单元的一个或多个存储器。具体地说，在一个实施例中，存储器106可以包括BIOS数据区122和操作系统124。一个或多个处理器1021...102P可以执行操作系统124以存取和控制计算设备100的控制部件并给用户提供操作环境以与计算设备100交互作用。此外，存储器106可以使用一种或多种存储器技术实施，例如动态随机存取存储(DRAM)设备、同步随机动态随机存取存储(SDRAM)设备、双数据率(DDR)SDRAM、四倍数据率(QDR)SDRAM设备或其它的易失性或非易失性存储设备。为方便，BIOS 116、SD初始化代码118、SD处理程序120、操作系统124、引导装入程序和/或其它的软件/固件在此描述为执行一种或多种操作本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：R·K·纳拉瓦迪，D·邰，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：
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