用于先行执行期间的存储器通信的装置制造方法及图纸

一种系统，包含：　　　　存储器；以及　　　　连接到所述存储器的乱序处理器，所述乱序存储器包含：　　　　至少一个执行单元；　　　　至少一个连接到所述至少一个执行单元的高速缓冲存储器；　　　　至少一个连接到所述至少一个高速缓冲存储器的地址源；和　　　　连接到所述至少一个地址源的先行高速缓冲存储器。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及处理器体系结构，并且特别地，涉及具有类似于高速缓冲存储器结构的处理器体系结构，使得可以在先行执行期间进行存储器通信。
技术介绍
当今的高性能处理器通过实施乱序指令执行来容忍等待时间较长的操作。乱序执行机通过使等待时间较长的操作“不阻碍”在指令流中顺序靠后并且与其无关的操作来容忍较长的等待时间。为了实现这一点，处理器将操作缓冲到指令窗口中，该指令窗口的大小决定乱序机可以容忍的等待时间量。不幸的是，由于处理器和存储器速度之间的不断增长的差距，当今的处理器正面临不断增加的更长的等待时间。例如，引起高速缓冲存储器未命中(miss)于主存储器内的操作可能需要花费数百个处理器周期来完成执行。仅通过乱序执行来容忍这些等待时间已经变得很困难，因为它要求更大的指令窗口，而这会增加设计复杂度和功率消耗。为此，计算机体系结构设计师开发了软件和硬件的预取方法来容忍较长的存储器等待时间，下面讨论了其中的几种。存储器访问是研究人员长期关注的一种非常重要的等待时间较长的操作。高速缓冲存储器可以通过利用应用程序的时间和空间参考点来容忍存储器的等待时间。这种高速缓冲存储器等待时间的容忍已经得到了改善本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：J·W·斯塔克，C·B·维尔克森，O·穆特卢，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：