加速处理器读写暂存器的方法及装置制造方法及图纸

一种加速处理器读写暂存器的方法，其特征在于，包括下列步骤：　　　　使处理器外接一存储器，并建立扩接暂存器；　　　　以存储器对映方式将扩接暂存器地址对映于处理器内设特殊功能暂存器的闲置地址；　　　　利用一切换手段使处理器在第一模式与第二模式之间切换，而使处理器：　　　　在第一模式下，以外部数据传送指令读写外部扩接暂存器；　　　　在第二模式下，因存储器对映关系而以内部数据传送指令读写暂存器。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关一种加速处理器读写暂存器的方法及装置，尤指一种利用存储器对映(MEMORY MAPPING)方式将扩充存储器的暂存器地址对映于处理器内部暂存器闲置地址，再通过切换手段分别使用内外部数据传送指令于联机仿真(ICE)模式或正常操作模式，藉以解决内建ICE耗费资源、外接ICE则读写功能表现不佳的两难问题。(2)
技术介绍
在8051系列的单芯片中，特殊功能暂存器(SFR)扮演着非常重要的角色，其为一个128Bytes可直接地址的存储器区。其直接地址地址为80H~FFH，是用来存放周边装置控制、状态及数据的暂存器，举凡使用中断、串联端口、计时/计数器...等功能，都必须先行在SFR各相关控制暂存器中进行设定。然而，一旦使用了SFR中的暂存器，为了开发时的除错(debug)及其他需求，往往必须在处理器中针对前述特殊功能内建一个联机仿真器(ICE，In-CircuitEmulator)，以进行除错。但ICE的制作需要S/W、F/W、H/W等许多人力及物力的支援，故须付出极为可观的资源。而为减少资源耗费，乃有采取外部扩接(即MOVX区域)方式来实现，主要是利用8051处理器支援的ICE模式(MODE)功能，禁止(DISABLE)其内部的暂存器，再使处理器的PORT0、PORT2、ALE、、RESET、CLK等接脚以一对一方式连接外部的ICE，以作为侦错之用。利用此方式不仅功能稳定，且因无须自建ICE，故可大幅降低人力物力资源的耗费。但前述外接ICE方式在读写暂存器的表现上却明显不佳，主要因处理器读写内部暂存器使用的内部数据传送指令(MOV)通常只需要一个机械周期(MACHINECYCLE)，读写扩接存储器使用的外部数据传送指令(MOVX)则都需要二个机械周期。且MOVX数据传送指令执行，由累加器(ACC)运算完毕后，再回写(WRITE BACK)至原来的暂存器，来回之间更影响其读写速度。另外，读写其他暂存器时，也必须先行地址(在Ri或DPTR)，故其在读写速度的表现上极差，且所需的程序容量亦较大。同时亦无法满足许多对于读写要求较高的场合。由上述可知，当使用者利用处理器内的SFR于各种特殊功能上，必须利用ICE进行侦错，但内建ICE耗费资源甚钜，外接ICE则读写效率表现不佳，造成目前相关系列的处理器开发上的两难困扰。(3)
技术实现思路
因此，本专利技术主要目的即在于提供一种可易于对处理器执行侦错且兼顾读写表现的方法。本专利技术次一目的在提供一种加速处理器读写暂存器的装置。为实现前述目的，根据本专利技术一方面采取的主要技术手段是由处理器外接扩充存储器以建立暂存器，再以存储器对映(MEMORY MAPPING)方式将扩充存储器中的暂存器地址对映于处理器内设特殊功能暂存器(SFR)的闲置地址；又利用一标志切换处理器为ICE模式或正常操作模式，而使处理器在ICE模式下，以MOVX数据传送指令读写外部扩接暂存器；在正常操作模式下，因存储器对映关系，将外部扩接暂存器模拟为内部暂存器，故可以MOV数据传送指令进行读写。在前述设计中，由于是以外接存储器建立功能暂存器，故可方便外接ICE进行侦错，又在正常操作模式下，则将外部扩接暂存器模拟内部暂存器，故可利用机械周期较短的MOV数据传送指令读写数据，以有效加速其读写动作，进而解决内外建ICE的两难问题。前述外部扩接暂存器是可以位元地址(byte address)及区块地址(blockaddress)分别对映至特殊功能暂存器中作零散分布的闲置地址。前述ICE模式与正常操作模式是分别由一组巨集数据传送指令执行，各组巨集数据传送指令是分别储存于个别的文档中，以便于切换模式后直接执行对应的文档而避免读错。根据本专利技术另一方面提供一种加速处理器读写暂存器的装置，其包括有一处理器，至少具有一外部数据传送指令输入/输出(I/O)端口与一内部数据传送指令输入/输出(I/O)端口；一存储器，是作为处理器的外部存储器，其上建立有多个功能暂存器；一第一切换单元，是连接于处理器与存储器之间，用以选择处理器送至存储器的为外部数据传送指令或内部数据传送指令；一第二切换单元，用以切换选择存储器数据接脚是连接处理器的外部数据传送指令I/O端口或内部数据传送指令I/O端口；一译码单元，具有两输入端，其分别与处理器的外部数据传送指令I/O端口及内部数据传送指令I/O端口连接，用以判断处理器是送出外部数据传送指令或内部数据传送指令；又具有一输出端，是分别与前述第一、第二切换单元的选择接脚连接，用以根据前述判断结果控制第一、第二切换单元切换输出外部数据传送指令或内部数据传送指令；一闩锁器，是设于第一切换单元与存储器间，用以指定读写存储器中数据的地址。为更清楚理解本专利技术的目的、特点和优点，下面将结合附图对本专利技术的较佳实施例进行详细说明。(4)附图说明图1是特殊功能暂存器(SFR)配置图。图2是本专利技术在ICE模式下的等效架构示意图。图3是本专利技术在正常操作模式下的等效架构示意图。图4是本专利技术的扩接暂存器配置图。图5是本专利技术的电路方块图。图6是本专利技术第一切换单元的方块图。(5)具体实施方式首先本专利技术是使处理器外接扩充存储器以建立扩接暂存器，于本实施例中，是以8051处理器为例。又以存储器对映(MEMORY MAPPING)方式将外接存储器中的扩接暂存器地址对映于处理器内设特殊功能暂存器(SFR)的闲置地址。而SFR是一个128位元组(Bytes)(80H~FFH)可直接定址的存储器区(请参阅图1所示)，除了本身既有的多组暂存器外，尚有许多闲置的地址，故本专利技术将扩接暂存器的地址对映到SFR闲置的地址上，以便在正常操作模式下，将扩接暂存器模拟为内部暂存器，进而可以内部数据传送指令来读写扩接暂存器，相较于以外部数据传送指令读写外部暂存器的方式，可大幅提升其读写速度。又本专利技术是利用一标志以切换处理器为ICE模式或正常操作模式当处理器切换为ICE模式，处理器视扩接暂存器为外部暂存器，其架构是如图2所示，故使处理器以外部数据传送指令(MOVX)对该扩接暂存器进行读写，在此状态下可方便外部的ICE对处理器进行侦错。又当处理器切换为正常操作模式，处理器因存储器对映关系而视扩接暂存器为内部暂存器，其等效架构是如图3所示，故使处理器以内部数据传送指令(MOV)数据传送指令进行读写，由于内部数据传送指令的机械周期小于外部数据传送指令，故可提高处理器读写暂存器的速度。又在实际执行时，前述ICE模式与正常操作模式是分别通过一组巨集数据传送指令执行，各组巨集数据传送指令并分别储存于个别的文档中，以便于切换模式后直接执行对应的文档，藉可避免读错状况发生。仍请参阅图1所示，由于SFR中既有暂存器地址呈非规则性分布，其闲置地址部分集中呈区块(BLOCK)分布，部分闲置地址以位元组(byte)或位元(bit)为单位作零散分布，针对此种分布特性，可规划扩接暂存器地址为区块形式(block type)、位元组形式(byte type)或位元形式(bit type)(如图4所示)，以分别对映至SFR中对应形式的闲置地址上。由上述可知，本专利技术是以外接存储器建立功能暂存器，以方便外接ICE进行侦错，又在正常操作模式下，因外部扩接暂存器通过存储器对映方式模拟为内部暂存器本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：陈志勇，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：