半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，包括第一区域；在基底上形成底部核心材料层；在第一区域底部核心材料层上形成分立的第一核心层；在第一核心层的侧壁形成第一侧墙；去除第一核心层；去除第一核心层之后，在第一侧墙的侧壁形成第二侧墙，第一侧墙和位于第一侧墙侧壁的第二侧墙构成主侧墙结构层；以主侧墙结构层为掩膜图形化底部核心材料层，形成第二核心层；去除主侧墙结构层；去除主侧墙结构层之后，在第二核心层的侧壁形成第三侧墙；去除第二核心层；去除第二核心层之后，以第三侧墙为掩膜图形化基底，形成目标图形。本发明专利技术实施例能够满足目标图形之间具有不同类型间距的需求，还有利于精确控制目标图形之间间距。距。距。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]光刻(Photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图形化(self-aligned double patterning，SADP)方法成为近年来受到青睐的一种图形化方法，该方法能够增加形成于衬底上的图形的密度，进一步缩小相邻两个图形的间距(pitch)，从而使光刻工艺克服光刻分辨率的极限。
[0003]随着图形特征尺寸(Critical dimension，CD)的不断缩小，自对准四重图形化(Self-aligned quadruple patterning，SAQP)方法应运而生。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，获得多种目标图形之间间距的类型。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域；在所述基底上形成底部核心材料层；在所述第一区域的所述底部核心材料层上形成分立的第一核心层；在所述第一核心层的侧壁形成第一侧墙；形成所述第一侧墙之后，去除所述第一核心层；去除所述第一核心层之后，在所述第一侧墙的侧壁形成第二侧墙，所述第一侧墙和位于所述第一侧墙侧壁的第二侧墙构成主侧墙结构层；以所述主侧墙结构层为掩膜，图形化所述底部核心材料层，形成第二核心层；形成所述第二核心层之后，去除所述主侧墙结构层；去除所述主侧墙结构层之后，在所述第二核心层的侧壁形成第三侧墙；形成所述第三侧墙之后，去除所述第二核心层；去除所述第二核心层之后，以所述第三侧墙为掩膜，图形化所述基底，形成目标图形：。
[0006]相应的，本专利技术实施例还提供一种半导体结构，包括：基底，所述基底包括第一区域；底部核心材料层，位于所述基底上；多个第一侧墙，位于所述底部核心材料层上；第二侧墙，位于所述第一侧墙的侧壁，所述第一侧墙和位于所述第一侧墙侧壁的第二侧墙构成主侧墙结构层，所述主侧墙结构层用于作为图形化所述底部核心材料层的掩膜。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例的半导体结构的形成方法中，第一侧墙和位于第一侧墙侧壁的第二侧墙构成主侧墙结构层，主侧墙结构层用于作为刻蚀底部核心材料层以形成第二核心层的
掩膜，后续步骤还包括在第二核心层的侧壁形成第三侧墙，第三侧墙用于作为图形化基底以形成目标图形的掩膜，因此，所述主侧墙结构层的尺寸用于定义第三侧墙之间的间距，进而定义目标图形之间的间距。本专利技术实施例通过形成所述第一侧墙和第二侧墙，从而能够通过调整第一侧墙和第二侧墙的尺寸、以及第一侧墙和第二侧墙的位置关系，来获得不同类型的主侧墙结构层的尺寸，进而满足了形成的目标图形之间具有不同类型间距的需求，相应提高了目标图形间距类型的设计自由度，而且，通过调整第一侧墙与第二侧墙的尺寸、以及第一侧墙和第二侧墙的位置关系来获得不同的主侧墙结构层的尺寸，还有利于降低对目标图形之间间距精确控制的难度。
附图说明
[0009]图1至图9是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0010]图10至图15是另一种半导体结构的形成方法中各步骤对应的结构示意图；
[0011]图16至图24是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0012]图25至图27是本专利技术半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
[0013]图28至图29是本专利技术半导体结构的形成方法又一实施例中各步骤对应的结构示意图；
[0014]图30至图32是本专利技术半导体结构的形成方法再一实施例中各步骤对应的结构示意图；
[0015]图33是本专利技术半导体结构中的第一类侧墙结构层一实施例的结构示意图；
[0016]图34是本专利技术半导体结构中的第二类侧墙结构层一实施例的结构示意图；
[0017]图35是本专利技术半导体结构中的第三类侧墙结构层一实施例的结构示意图；
[0018]图36是本专利技术半导体结构中的第四类侧墙结构层一实施例的结构示意图；
[0019]图37是本专利技术半导体结构中的附加侧墙结构层一实施例的结构示意图；
[0020]图38是本专利技术半导体结构中的第五类侧墙结构层一实施例的结构示意图。
具体实施方式
[0021]由
技术介绍
可知，采用SAQP工艺有利于提高在衬底上形成的图形的密度。目前还通常采用SAQP工艺形成鳍式场效应晶体管(FinFET)的鳍部，例如：采用SAQP工艺形成静态随机存取存储器(Static Random-Access Memory，SRAM)的鳍部。
[0022]但是随着工艺节点进一步往下延续，鳍部之间的间距也变的越来越小，采用传统的SAQP工艺形成SRAM器件的鳍部的成本也越来越高。现结合一种半导体结构的形成方法分析采用传统的SAQP工艺形成SRAM器件鳍部的成本越来越高的原因。
[0023]参考图1至图9，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
[0024]参考图1，提供基底1；在基底1上形成核心材料层2；在核心材料层2上形成分立的第一核心层3。
[0025]参考图2，在第一核心层3的侧壁上形成第一侧墙4。
[0026]参考图3，去除第一核心层3。
[0027]参考图4，去除第一核心层3后，以第一侧墙4为掩膜，图形化核心材料层2，形成第二核心层5。
[0028]参考图5，在第二核心层5的侧壁上形成第二侧墙6。
[0029]参考图6，去除第二核心层5。
[0030]参考图7，去除第二核心层5后，以第二侧墙6为掩膜，图形化基底1，形成初始鳍部，初始鳍部包括间隔排布的器件鳍部7和伪鳍部8。
[0031]参考图8，示出了基于图7的俯视图，形成初始鳍部后，去除第二侧墙6。
[0032]参考图9，示出了基于图8的俯视图，去除伪鳍部8；去除伪鳍部8的步骤包括：在器件鳍部7上形成掩膜层9，掩膜层9中形成有露出伪鳍部8的掩膜开口10；以掩膜层9为掩膜，去除掩膜开口10露出的伪鳍部8。
[0033]上述形成方法中，掩膜开口10之间的间距是初始鳍部之间间距的两倍。随着工艺节点进一步往下延续，初始鳍部之间的间距越来越小，掩膜开口10之间的间距也越来本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括第一区域；在所述基底上形成底部核心材料层；在所述第一区域的所述底部核心材料层上形成分立的第一核心层；在所述第一核心层的侧壁形成第一侧墙；形成所述第一侧墙之后，去除所述第一核心层；去除所述第一核心层之后，在所述第一侧墙的侧壁形成第二侧墙，所述第一侧墙和位于所述第一侧墙侧壁的第二侧墙构成主侧墙结构层；以所述主侧墙结构层为掩膜，图形化所述底部核心材料层，以形成第二核心层；形成所述第二核心层之后，去除所述主侧墙结构层；去除所述主侧墙结构层之后，在所述第二核心层的侧壁形成第三侧墙；形成所述第三侧墙之后，去除所述第二核心层；去除所述第二核心层之后，以所述第三侧墙为掩膜，图形化所述基底，形成目标图形。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括第二区域；所述半导体结构的形成方法还包括：在所述第一区域的所述底部核心材料层上形成第一核心层的过程中，在所述第二区域的所述底部核心材料层上形成与第一核心层分立的抗刻蚀层，所述抗刻蚀层的耐刻蚀度大于所述第一核心层的耐刻蚀度；在所述第一核心层的侧壁形成第一侧墙的过程中，所述第一侧墙还形成在所述抗刻蚀层的侧壁；形成所述第二侧墙之前，保留所述抗刻蚀层；在所述第一侧墙的侧壁形成第二侧墙后，所述主侧墙结构层还位于第二区域上；形成所述第二侧墙后，图形化所述底部核心材料层之前，去除所述抗刻蚀层。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域包括第一子区域，第一子区域包括第一子核心区和位于相邻第一子核心区之间的第一子间隔区，第一子核心区用于定义第一子核心区上第一核心层的位置；形成所述第一侧墙的步骤中，形成于第一子区域的第一核心层侧壁的所述第一侧墙之间相互分立；形成所述第二侧墙的步骤中，形成于第一子核心区上的第二侧墙之间相互分立，形成于同一第一子间隔区上的第二侧墙相接触。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一子区域上的主侧墙结构层分别为第一类侧墙结构层和第二类侧墙结构层，第一类侧墙结构层和第二类侧墙结构层之间相互分立；任一个第一类侧墙结构层包括一个第一侧墙以及位于第一侧墙两侧侧壁表面的第二侧墙；任一个第二类侧墙结构层包括相邻的两个第一侧墙、以及位于分别位于每个第一侧墙的两侧侧壁表面的第二侧墙，相邻第一侧墙之间的第二侧墙对应为第一子间隔区上的第二侧墙。5.如权利要求1或3所述的半导体结构的形成方法，其特征在于，所述第一区域包括第二子区域；在形成第一核心层的过程中，若干个第一核心层还形成在第二子区域上；形成所
述第一侧墙的步骤中，形成于第二子区域上相邻第一核心层之间且位于第一核心层侧壁表面的所述第一侧墙相接触；第二子区域上的主侧墙结构层为第四类侧墙结构层，任一个第四类侧墙结构层包括第二侧墙和相接触的两个第一侧墙，第二侧墙分别位于相接触的两个第一侧墙整体的两侧侧壁表面。6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二区域包括第三子区域；在形成抗刻蚀层的过程中，抗刻蚀层形成在第三子区域上；形成所述第一侧墙的步骤中，形成于第三子区域所述抗刻蚀层侧壁的第一侧墙之间相互分立；形成所述第二侧墙的步骤中，形成于第三子区域所述第一侧墙侧壁的第二侧墙之间相互分立；第三子区域上的主侧墙结构层为第三类侧墙结构层，任一个第三类侧墙结构层包括一个第一侧墙与位于第一侧墙一侧侧壁表面的第二侧墙。7.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二区域包括第四子区域，第四子区域包括第四子抗刻蚀区和位于相邻第四子抗刻蚀区之间的第四子间隔区，第四子抗刻蚀区用于定义第四子抗刻蚀区上抗刻蚀层的位置；形成所述第一侧墙的步骤中，形成于第四子区域上相邻抗刻蚀层之间且位于所述抗刻蚀层侧壁表面的所述第一侧墙相接触；在形成主侧墙结构层的过程中，还在第四子区域上形成附加侧墙结构层，任一个附加侧墙结构层包括位于第四子间隔区上相接触的第一侧墙；以所述主侧墙结构层和附加侧墙结构层为掩膜，图形化底部核心材料层以形成第二核心层；形成第二核心层之后，在形成第三侧墙之前，还包括：去除附加侧墙结构层。8.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二区域包括第五子区域；在形成抗刻蚀层的过程中，抗刻蚀层形成在第五子区域上；形成所述第一侧墙的步骤中，形成于第五子区域所述抗刻蚀层侧壁的第一侧墙之间相互分立；形成所述第二...

【专利技术属性】
技术研发人员：金吉松，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：