三维存储器及其控制方法技术

本发明专利技术涉及一种三维存储器的控制方法，三维存储器包括多个存储串和多条字线，每个存储串包括自上而下依次串联的多个存储单元，每条字线与每个存储串中相同位置的存储单元相连，控制方法包括：在编程操作的预充电阶段，同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个存储串的至少一个底部选择管相连的底部选择栅以及与每个存储串的底部相连的阵列共源极进行预充电操作；其中，对至少一条虚设字线进行预充电操作的时间小于对底部选择栅或阵列共源极进行预充电操作的时间，预充电操作清除至少一个虚设存储单元中的沟道残留电子。

【技术实现步骤摘要】
三维存储器及其控制方法
本专利技术涉及一种三维存储器的控制方法，该控制方法可以有效地清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。
技术介绍
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3DNAND(三维NAND)存储器；随着集成度的越来越高，3DNAND存储器已经从32层发展到64层，甚至更高的层数。随着市场对存储密度的要求不断提高，业界正在开发具有更多编程态的编程方法，以使每个物理存储单元(cell)可以代表更多位(bit)信息。但是，更多的编程态的实现，对单个存储单元的形成工艺以及多个存储单元之间的分布均匀性具有更高的要求。因此，如何增大存储单元的存储密度，改善三维存储器的性能，是当前亟待解决的技术问题。
技术实现思路
本专利技术所要解决的技术问题是提供一种三维存储器的控制方法，该控制方法可以有效地清除多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。本专利技术为解决上述技术问题而采用的技术方案是提供一种三维存储器的控制方法，所述三维存储器包括多个存储串和多条字线，每个所述存储串包括自上而下依次串联的多个存储单元，每条所述字线与每个所述存储串中相同位置的存储单元相连，所述控制方法包括：在编程操作的预充电阶段，同时对与每个所述存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个所述存储串的至少一个底部选择管相连的底部选择栅以及与每个所述存储串的底部相连的阵列共源极进行预充电操作；其中，对所述至少一条虚设字线进行所述预充电操作的时间小于对所述底部选择栅或所述阵列共源极进行所述预充电操作的时间，所述预充电操作清除所述至少一个虚设存储单元中的沟道残留电子。在本专利技术的一实施例中，对所述至少一条虚设字线进行所述预充电操作的方法包括：对所述至少一条虚设字线施加第一预充电压。在本专利技术的一实施例中，对所述底部选择栅和所述阵列共源极进行所述预充电操作的方法包括：对所述底部选择栅施加与所述第一预充电压不同的第二预充电压，以及对所述阵列共源极施加与所述第一预充电压和所述第二预充电压不同的第三预充电压。在本专利技术的一实施例中，所述第一预充电压的持续时间小于所述第二预充电压或所述第三预充电压的持续时间。在本专利技术的一实施例中，所述第一预充电压的大小为2-3V，和/或所述第一预充电压的持续时间为5-10μs。在本专利技术的一实施例中，所述第二预充电压的大小为5-6V，和/或所述第二预充电压的持续时间为10-20μs。在本专利技术的一实施例中，所述第三预充电压的大小为1-3V，和/或所述第三预充电压的持续时间为10-20μs。在本专利技术的一实施例中，所述第二预充电压的持续时间小于所述第三预充电压的持续时间。在本专利技术的一实施例中，所述第一预充电压的持续时间为所述第三预充电压的持续时间的75％至80％。在本专利技术的一实施例中，所述编程为反向编程。本专利技术的另一方面提供一种三维存储器，所述三维存储器包括多个存储串和多条字线，每个所述存储串包括自上而下依次串联的多个存储单元，每条所述字线与每个所述存储串中相同位置的存储单元相连，所述三维存储器还包括：控制电路，配置为在编程操作的预充电阶段，同时对与每个所述存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个所述存储串的至少一个底部选择管相连的底部选择栅以及与每个所述存储串的底部相连的阵列共源极进行预充电操作；其中，对所述至少一条虚设字线进行所述预充电操作的时间小于对所述底部选择栅或所述阵列共源极进行所述预充电操作的时间，所述预充电操作清除所述至少一个虚设存储单元中的沟道残留电子。在本专利技术的一实施例中，所述控制电路对所述至少一条虚设字线进行所述预充电操作的方法包括：对所述至少一条虚设字线施加第一预充电压。在本专利技术的一实施例中，所述控制电路对所述底部选择栅和所述阵列共源极进行所述预充电操作的方法分别包括：对所述底部选择栅施加与所述第一预充电压不同的第二预充电压，以及对所述阵列共源极施加与所述第一预充电压和所述第二预充电压不同的第三预充电压。在本专利技术的一实施例中，所述第一预充电压的持续时间小于所述第二预充电压或所述第三预充电压的持续时间。本专利技术由于采用以上技术方案，使之与现有技术相比，具有如下显著优点：本专利技术的三维存储器的控制方法通过在编程操作的预充电阶段，同时对与每个存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个存储串的至少一个底部选择管相连的底部选择栅以及与每个存储串的底部相连的阵列共源极进行预充电操作，并且使对至少一条虚设字线进行预充电操作的时间小于对底部选择栅或阵列共源极进行预充电操作的时间，从而有效地清除了多个存储串中位于底部的虚设存储单元中的沟道残留电子，提高了沟道电势，降低了底部字线的编程干扰。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明，其中：图1是一种三维存储器的反向编程的示意图；图2是本专利技术一实施例的一种三维存储器的控制方法的流程图；图3是本专利技术一实施例的一种三维存储器的控制方法的示意图；图4是本专利技术一实施例的一种三维存储器的架构图。具体实施方式为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和本文档来自技高网...

【技术保护点】
1.一种三维存储器的控制方法，其特征在于，所述三维存储器包括多个存储串和多条字线，每个所述存储串包括自上而下依次串联的多个存储单元，每条所述字线与每个所述存储串中相同位置的存储单元相连，所述控制方法包括：/n在编程操作的预充电阶段，同时对与每个所述存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个所述存储串的至少一个底部选择管相连的底部选择栅以及与每个所述存储串的底部相连的阵列共源极进行预充电操作；/n其中，对所述至少一条虚设字线进行所述预充电操作的时间小于对所述底部选择栅或所述阵列共源极进行所述预充电操作的时间，所述预充电操作清除所述至少一个虚设存储单元中的沟道残留电子。/n

【技术特征摘要】
1.一种三维存储器的控制方法，其特征在于，所述三维存储器包括多个存储串和多条字线，每个所述存储串包括自上而下依次串联的多个存储单元，每条所述字线与每个所述存储串中相同位置的存储单元相连，所述控制方法包括：
在编程操作的预充电阶段，同时对与每个所述存储串中位于底部的至少一个虚设存储单元相连的至少一条虚设字线、与每个所述存储串的至少一个底部选择管相连的底部选择栅以及与每个所述存储串的底部相连的阵列共源极进行预充电操作；
其中，对所述至少一条虚设字线进行所述预充电操作的时间小于对所述底部选择栅或所述阵列共源极进行所述预充电操作的时间，所述预充电操作清除所述至少一个虚设存储单元中的沟道残留电子。


2.根据权利要求1所述的控制方法，其特征在于，对所述至少一条虚设字线进行所述预充电操作的方法包括：对所述至少一条虚设字线施加第一预充电压。


3.根据权利要求2所述的控制方法，其特征在于，对所述底部选择栅和所述阵列共源极进行所述预充电操作的方法包括：对所述底部选择栅施加与所述第一预充电压不同的第二预充电压，以及对所述阵列共源极施加与所述第一预充电压和所述第二预充电压不同的第三预充电压。


4.根据权利要求3所述的控制方法，其特征在于，所述第一预充电压的持续时间小于所述第二预充电压或所述第三预充电压的持续时间。


5.根据权利要求2所述的控制方法，其特征在于，所述第一预充电压的大小为2-3V，和/或所述第一预充电压的持续时间为5-10μs。


6.根据权利要求3所述的控制方法，其特征在于，所述第二预充电压的大小为5-6V，和/或所述第二预充电压的持续时间为10-20μs。


7.根据权利要求3所述的控制方法，其特征在于，所述第三预充电压的大小为1-3V，和/或所述第三预充电压的持续时间为10-2...

【专利技术属性】
技术研发人员：崔莹，贾建权，宋雅丽，游开开，李楷威，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42